JPH0357265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0357265A JPH0357265A JP19139589A JP19139589A JPH0357265A JP H0357265 A JPH0357265 A JP H0357265A JP 19139589 A JP19139589 A JP 19139589A JP 19139589 A JP19139589 A JP 19139589A JP H0357265 A JPH0357265 A JP H0357265A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速・高集積が可能なバイボーラ型半導体装置
の製造方法に係り、特にショットキートランジスタの製
造方法に関する. 〔従来の技術〕 近年、バイポーラ型半導体装置の高速化を促進するため
、酸化膜分離、拡散層の浅接合化、ポリシリコンによる
ベース電極の引き出し及び外部ベース領域の低抵抗化等
により接合容量及びヘース抵抗等の低減化が図られてい
る。
の製造方法に係り、特にショットキートランジスタの製
造方法に関する. 〔従来の技術〕 近年、バイポーラ型半導体装置の高速化を促進するため
、酸化膜分離、拡散層の浅接合化、ポリシリコンによる
ベース電極の引き出し及び外部ベース領域の低抵抗化等
により接合容量及びヘース抵抗等の低減化が図られてい
る。
従来、この種のバイボーラ型ショットキートランジスタ
の製造方法は「特開昭62 − 142358 Jに開
示されるものがあり、この製造方法を第2図により述べ
る.尚、第2図は工程断面図を示す。
の製造方法は「特開昭62 − 142358 Jに開
示されるものがあり、この製造方法を第2図により述べ
る.尚、第2図は工程断面図を示す。
先ず、n型シリコン基板1上にフィールド絶縁膜2を選
択的に形成し素子分離を行なう。その後、全面に、酸化
膜3を形成し、公知のホトリソ技術によりベース形成予
定領域及びショットキーバリアダイオード形成予定61
Miとなる基Fil上の酸化膜3をエッチング除去す
る(第2図a)次に、全面に、多結晶シリコンを堆積し
、この多結晶シリコン中にp型不純物をイオン注入する
。
択的に形成し素子分離を行なう。その後、全面に、酸化
膜3を形成し、公知のホトリソ技術によりベース形成予
定領域及びショットキーバリアダイオード形成予定61
Miとなる基Fil上の酸化膜3をエッチング除去す
る(第2図a)次に、全面に、多結晶シリコンを堆積し
、この多結晶シリコン中にp型不純物をイオン注入する
。
そして、公知のホトリソ技術により外部ベース領域の引
き出しベース電極となる多結晶シリコン膜4及びシ3ッ
トキーバリアダイオードのガードリング領域の形成用膜
となる多結晶シリコン膜21を残し、他の多結晶シリコ
ンをエッチング除去する.次に、アニールを施し、基板
1表面部に多結晶シリコン膜4からP゛不純物をドープ
して外部べ−ス領域5を形成すると同時に、多結晶シリ
コン!l!21からP゛不純物をドープしてガードリン
グ領域20を夫々形成する(第2図b). その後、全面に酸化膜6を形成する.次に、公知のホト
リソ技術によりショフトキーバリアダイオード形成予定
領域となる基板l上及び多結晶シリコンM21上並びに
ガードリング領域20上を図示略すレジストで被い、こ
のレジストをマスクとして、P゛不純物をイオン注入し
、アニールすることにより基板1表面部の外部ベース領
域5間に内部ベース頷域マを形成する(第2図C)その
後、全面に、公知のCvD法により酸化膜9を形成する
.次に、公知のホトリソ技術によりエミフタ形成予定領
域の内部ベース領域7上の酸化膜6及び酸化膜9をエッ
チング除去する.次いで、全面に、多結晶シリコン層1
0を堆積し、続いて、この多結晶シリコン層10中にn
゛不純物をイオン注入する.そして、上記不純物がドー
プされた多結晶シリコンN10を、公知のホトリソ技術
ヲ用いてエッチングし、上記基板1のエミッタ形成予定
領域上にのみ残す.更に、アニールを行ない、多結晶シ
リコン層10からn゜不純物を内部ベース領域7内にド
ーピングして、エミンタ領域1lを形成する(第2図d
) しかる後、全面に、図示略すレジストを塗布し、レジス
トと酸化1!9とを、酸化膜9の一部が残るようにエッ
チバンクし、酸化膜9表面を平坦化する.次に、公知の
ホトリソ技術によりベース領域5,7とコンタクトをと
るため、多結晶シリコン膜4上の酸化膜6.9をエッチ
ング除去する、又、このとき同時に、シッフトキーバリ
アダイオード形成領域となる基板l上の酸化膜6.9及
び多結晶シリコン膜21上の酸化膜6、9もエッチング
除去する.そして、全面にアルξニウムを蒸着し、この
アルミニウムを公知のホトリソ技術によりエッチングし
て、ベース電極13及び工稟ンタ電極l4並びにショッ
トキーバリアダイオード電極22を夫々形成し、バイポ
ーラ型ショットキートランジスタを完威していた(第2
図e).〔発明が解決しようとする課題〕 然し乍ら、上述した従来方法においては、外部ベース領
域5の面積は、P゛型多結晶シリコン膜4と基板1表面
との接触面積及びアニール条件により決定され、特に多
結晶シリコン膜4と基Fi1との接触面積は、多結晶シ
リコン膜4のパターン形成時におけるホトリソ技術の合
せ精度に依存するため、ベース面積を微細化することが
難しく、このため、ベース・コレクタ接合容量が大きく
なり、動作速度が遅くなるという問題点があった.本発
明の目的は、上述の問題点に鑑み、ベース・コレクタ接
合容量を小さくし、動作速度の優れた半導体装置の製造
方法を提供するものである。
き出しベース電極となる多結晶シリコン膜4及びシ3ッ
トキーバリアダイオードのガードリング領域の形成用膜
となる多結晶シリコン膜21を残し、他の多結晶シリコ
ンをエッチング除去する.次に、アニールを施し、基板
1表面部に多結晶シリコン膜4からP゛不純物をドープ
して外部べ−ス領域5を形成すると同時に、多結晶シリ
コン!l!21からP゛不純物をドープしてガードリン
グ領域20を夫々形成する(第2図b). その後、全面に酸化膜6を形成する.次に、公知のホト
リソ技術によりショフトキーバリアダイオード形成予定
領域となる基板l上及び多結晶シリコンM21上並びに
ガードリング領域20上を図示略すレジストで被い、こ
のレジストをマスクとして、P゛不純物をイオン注入し
、アニールすることにより基板1表面部の外部ベース領
域5間に内部ベース頷域マを形成する(第2図C)その
後、全面に、公知のCvD法により酸化膜9を形成する
.次に、公知のホトリソ技術によりエミフタ形成予定領
域の内部ベース領域7上の酸化膜6及び酸化膜9をエッ
チング除去する.次いで、全面に、多結晶シリコン層1
0を堆積し、続いて、この多結晶シリコン層10中にn
゛不純物をイオン注入する.そして、上記不純物がドー
プされた多結晶シリコンN10を、公知のホトリソ技術
ヲ用いてエッチングし、上記基板1のエミッタ形成予定
領域上にのみ残す.更に、アニールを行ない、多結晶シ
リコン層10からn゜不純物を内部ベース領域7内にド
ーピングして、エミンタ領域1lを形成する(第2図d
) しかる後、全面に、図示略すレジストを塗布し、レジス
トと酸化1!9とを、酸化膜9の一部が残るようにエッ
チバンクし、酸化膜9表面を平坦化する.次に、公知の
ホトリソ技術によりベース領域5,7とコンタクトをと
るため、多結晶シリコン膜4上の酸化膜6.9をエッチ
ング除去する、又、このとき同時に、シッフトキーバリ
アダイオード形成領域となる基板l上の酸化膜6.9及
び多結晶シリコン膜21上の酸化膜6、9もエッチング
除去する.そして、全面にアルξニウムを蒸着し、この
アルミニウムを公知のホトリソ技術によりエッチングし
て、ベース電極13及び工稟ンタ電極l4並びにショッ
トキーバリアダイオード電極22を夫々形成し、バイポ
ーラ型ショットキートランジスタを完威していた(第2
図e).〔発明が解決しようとする課題〕 然し乍ら、上述した従来方法においては、外部ベース領
域5の面積は、P゛型多結晶シリコン膜4と基板1表面
との接触面積及びアニール条件により決定され、特に多
結晶シリコン膜4と基Fi1との接触面積は、多結晶シ
リコン膜4のパターン形成時におけるホトリソ技術の合
せ精度に依存するため、ベース面積を微細化することが
難しく、このため、ベース・コレクタ接合容量が大きく
なり、動作速度が遅くなるという問題点があった.本発
明の目的は、上述の問題点に鑑み、ベース・コレクタ接
合容量を小さくし、動作速度の優れた半導体装置の製造
方法を提供するものである。
本発明は上述した目的を達成するため、第1導電型の半
導体基板上に、第1酸化膜、第2導電型の不純物を含む
第1多結晶シリコン膜及び窒化膜を順次積層形成する工
程と、上記窒化膜、上記第1多結晶シリコン膜及び上記
第1酸化膜を順次エッチングして、上記窒化膜のパター
ン幅が上記第1多結晶シリコン膜及び上記第1酸化膜の
パターン幅より大きくなるようにパターニングする工程
と、上記窒化膜、上記第1多結晶シリコン膜及び上記第
1酸化膜を含む上記基板上に、第2多結晶シリコン膜を
被着形成する工程と、上記第2多結晶シリコン膜をエッ
チングして、上記窒化膜の下にのみ上記第2多結晶シリ
コン膜を残存させる工程と、上記窒化膜をマスクとして
、上記第2多結晶シリコン膜を含む上記基板上に、第2
酸化膜を被着形成する工程と、次に、上記基板表面部の
ベース形成予定領域にのみ第2導電型の不純物をイオン
注入した後、アニールを施し、内部ベース領域を形成す
ると同時に、上記アニールにより、上記第1多結晶シリ
コン膜の上記第2導電型の不純物を、上記第2多結晶シ
リコン膜を通して上記基板表面部に拡散し、上記内部ベ
ース領域の外側に接する外部ベース領域を形成すると共
に、同様に上記第2導電型の不純物を拡散して上記基板
表面部のショフトキーバリアダイオード形成予定領域に
シッフトキーバリアダイオードのガードリング領域を形
成する工程と、上記窒化膜及び上記第2酸化膜上に、第
3酸化膜を被着形成する工程と、上記第2及び第3酸化
膜をエッチングして、上記窒化膜下に上記第2及び第3
wI化膜を残すようにして上記内部ベース領域上を開孔
する工程と、上記第2及び第3酸化膜の開孔部に第I導
電型の不純物を含む第3多結晶シリコン膜を形成し、上
記内部ベース領域表面部に上記第3多結晶シリコン膜の
上記不純物を拡散して、第1導電型の拡散層を形成する
工程と、しかる後、上記第3多結晶シリコン膜上にエミ
ソタ1t極、上記第1多結晶シリコン膜の部分上にベー
ス1t極、シgットキーバリアダイオード形成領域上に
ショットキーバリアダイオードtai及びコレクタ領域
上にコレクタ電極を夫々形成する工程とを含むものであ
る.〔作 用〕 本発明においては、外部ベース領域及びガードリング領
域形成のための第2多結晶シリコン膜が窒化膜の下にお
いてセルファラインで形成される.従って、第2多結晶
シリコン膜はホトリソ技術の合せ精度に関係なく形成さ
れるので、ベース面積及びシッントキーバリアダイオー
ド領域の縮小化が容易となる. 〔実施例〕 本発明方法に係る一実施例を第I図に基づいて説明する
.尚、第1図は工程断面図を示す.先ず、P型半導体基
板101上に、選択的にN型不純物を拡散してN゜型埋
め込み層102を形成する.次に、上記埋め込み層10
2の周りにチャネルストッパ用のP゛型拡散層103を
形成する.そして、これら埋め込み層102及び拡散層
103上に、N一型エビタキシャル層104を成長させ
、このエビタキシャル層104上に、酸化M101と図
示略す窒化膜を順次積層形成する.その後、公知のホト
リソ技術により酸化膜107及び窒化膜を選択的に開孔
し、かかる酸化膜107及び窒化膜をマスクとして、こ
れらの開札部におけるエビタキシャル層104に素子分
離用の比較的厚膜の酸化膜105を形成する.その後、
上記窒化膜を除去した後、エビタキシャルJil04の
所定部にコレクタ頚域となるN゛型拡敗N106を形成
する (第 l 図 a)e 次に、上記酸化膜107を除去した後、全面に、500
〜1000人厚程度の酸化膜108を形成し、この上に
、公知のCVD法により2000〜3000人厚程度の
多結晶シリコン膜109を形成する。そして、この多結
晶シリコン膜109中にP型不純物をイオン注入する,
更に、この多結晶シリコン膜109上に、公知のCVD
法により1000〜2000人厚程度の窒化膜110を
形成する(第1図b).その後、公知のホトリソ技術に
よりベース[極引き出し口となる領域及びショットキー
バリアダイオードのガードリング形rIi.領域となる
部分上をレジスト111で被い、このレジスト111を
マ,スクとして、窒化膜l10、多結晶シリコン膜10
9及び酸化膜10日を順次エッチングし、べ一ス電極引
き出し口となる領域の酸化atosa、多結晶シリコン
膜109a及び窒化膜110a、更には、ショソトキー
バリアダイオードのガードリング形成領域となる部分の
酸化膜108b,多結晶シリコン膜109b及び窒化膜
110bを夫々形成する.但し、この場合、多結晶シリ
コンIIIO9a,l09b及び酸化膜IQ8a108
bのパターン幅は、窒化膜110a, 110bのパタ
ーン幅より0.8〜1.6μ程度小さくなるようにする
(第I VA c ) , 続いて、上記レジスト111を除去し、公知のCVD法
により、全面に、1000 〜2000 A厚程度の多
結晶シリコン膜112を被着形成する(第1図d). 次いで、反応性イオンエッチングにより窒化膜110a
,110bが露出する迄上記多結晶シリコン膜112を
エッチングし、更に、等方性エッチングにより窒化II
110a,110b下にのみ多結晶シリコンM 1 1
2 aを残存させる.そして、窒化膜110a,11
0bをマスクとして、全面に500〜1000人 厚程
度の酸化膜113を被着形成する.その後、公知のホト
リソ技術によりベース形成予定領域を除く領域上を図示
略すレジストで被い、このレジストをマスクとして、ベ
ース形成予定領域のみにP型不純物をイオン注入する.
そして、上記レジストを除去後、アニールを行ない、エ
ビタキシャル層104表面部の多結晶シリコンM! 1
1 2 a間にP゜型内部ベース領域114を形成す
る。このとき同時に、多結晶シリコンI]ljl09a
にドーブされたP型不純物が多結晶シリコン膜112a
内に拡散し、更に、多結晶シリコン膜112aを通して
エビタキシャル層104の表面部分に拡散して、内部ベ
ース領域114の外側に接するP゛型外部ベース領域1
15が形成されると共に、多結晶シリコン膜109bに
ドープされたP型不純物が多結晶シリコン膜112aに
拡散し、更に、多結晶シリコン膜112aを通してエビ
タキシャル層104の表面部分に拡散して、シッソトキ
ーバリアダイオードのP゛型ガードリング領域116が
形成される(第1図e). その後、公知のCVD法により、全面に、2000〜3
000人厚程度の酸化膜117を形成する.次に、公知
のホトリソ技術によりコレクタ碩域の拡散層106上及
び内部ベース領域114内の工ξツタ形成領域となる部
分上を除く領域をレジス}118で被い、このレジスト
118をマスクとして、反応性イオンエッチングにより
、酸化II113,117をエッチングし、拡散層10
6上及び工ξ7夕形成予定領域上を開孔する(第1図f
).次に、上記レジス}118を除去した後、公知のC
VD法により、全面に、2000〜3000人厚程度の
多結晶シリコン膜119を堆積し、この多結晶シリコン
lIlll9中にN型不純物をイオン注入する.その後
、公知のホトリソ技術によりエミッタ電極及びコレクタ
電極となる多結晶シリコン膜119以外の多結晶シリコ
ン膜119をエッチング除去する.その後、アニールを
施すことで、N型不純物をドーブした多結晶シリコン膜
119から拡散1i106及び内部ベース領域114の
表面部にN型不純物が拡散し、N゛型拡敗層120が形
成される(第1図g). 次いで、公知のホトリソ技術によりベース電極引き出し
口となる多結晶シリコンII! 1 0 9 a、シッ
フトキーバリアダイオード形成領域及びガードリング領
域116の電極引き出し口となる多結晶シリコン膜10
9b以外の領域をレジスト121で被い、このレジスト
121をマスクとして、反応性イオンエッチングにより
、酸化膜113117及び窒化膜110a,110bを
エッチング除去し、開孔させる(第1図h) しかる後、上記レジスト121を除去した後、全面に、
アルξニウムを蒸着する.次に、公知のホトリソ技術に
よりコレクタ電極122、ベース電極123、エミソタ
電極124及びショットキーバリ7ダイオード電i12
5を夫々形成し、バイボーラ型ショットキートランジス
タを完成する(第1図i) 〔発明の効果〕 以上詳細に説明したように、本発明によれば、外部ベー
ス領域形成のための第2多結晶シリコン膜を窒化膜下に
セルファラインで形成するので、第2多結晶シリコン膜
はホトリソ技術の合せ精度に依存することなく形成され
る.従って、ベース面積の微細化が容易となり、その結
果、ベース・コレクタ接合容量が小さくでき、トランジ
スタの動作速度が向上できる。併せて、ショットキーバ
リアダイオード部のガードリング領域も外部ベース領域
と同様にホトリソ技術の合せ精度に依存することなく形
成できるので、ガードリング領域面積が縮小化され、シ
ョットキーバリアダイオード形成領域を小さくできるの
で、素子の高密度化が促進できる等の特有の効果により
上述したKl題を解決し得る.
導体基板上に、第1酸化膜、第2導電型の不純物を含む
第1多結晶シリコン膜及び窒化膜を順次積層形成する工
程と、上記窒化膜、上記第1多結晶シリコン膜及び上記
第1酸化膜を順次エッチングして、上記窒化膜のパター
ン幅が上記第1多結晶シリコン膜及び上記第1酸化膜の
パターン幅より大きくなるようにパターニングする工程
と、上記窒化膜、上記第1多結晶シリコン膜及び上記第
1酸化膜を含む上記基板上に、第2多結晶シリコン膜を
被着形成する工程と、上記第2多結晶シリコン膜をエッ
チングして、上記窒化膜の下にのみ上記第2多結晶シリ
コン膜を残存させる工程と、上記窒化膜をマスクとして
、上記第2多結晶シリコン膜を含む上記基板上に、第2
酸化膜を被着形成する工程と、次に、上記基板表面部の
ベース形成予定領域にのみ第2導電型の不純物をイオン
注入した後、アニールを施し、内部ベース領域を形成す
ると同時に、上記アニールにより、上記第1多結晶シリ
コン膜の上記第2導電型の不純物を、上記第2多結晶シ
リコン膜を通して上記基板表面部に拡散し、上記内部ベ
ース領域の外側に接する外部ベース領域を形成すると共
に、同様に上記第2導電型の不純物を拡散して上記基板
表面部のショフトキーバリアダイオード形成予定領域に
シッフトキーバリアダイオードのガードリング領域を形
成する工程と、上記窒化膜及び上記第2酸化膜上に、第
3酸化膜を被着形成する工程と、上記第2及び第3酸化
膜をエッチングして、上記窒化膜下に上記第2及び第3
wI化膜を残すようにして上記内部ベース領域上を開孔
する工程と、上記第2及び第3酸化膜の開孔部に第I導
電型の不純物を含む第3多結晶シリコン膜を形成し、上
記内部ベース領域表面部に上記第3多結晶シリコン膜の
上記不純物を拡散して、第1導電型の拡散層を形成する
工程と、しかる後、上記第3多結晶シリコン膜上にエミ
ソタ1t極、上記第1多結晶シリコン膜の部分上にベー
ス1t極、シgットキーバリアダイオード形成領域上に
ショットキーバリアダイオードtai及びコレクタ領域
上にコレクタ電極を夫々形成する工程とを含むものであ
る.〔作 用〕 本発明においては、外部ベース領域及びガードリング領
域形成のための第2多結晶シリコン膜が窒化膜の下にお
いてセルファラインで形成される.従って、第2多結晶
シリコン膜はホトリソ技術の合せ精度に関係なく形成さ
れるので、ベース面積及びシッントキーバリアダイオー
ド領域の縮小化が容易となる. 〔実施例〕 本発明方法に係る一実施例を第I図に基づいて説明する
.尚、第1図は工程断面図を示す.先ず、P型半導体基
板101上に、選択的にN型不純物を拡散してN゜型埋
め込み層102を形成する.次に、上記埋め込み層10
2の周りにチャネルストッパ用のP゛型拡散層103を
形成する.そして、これら埋め込み層102及び拡散層
103上に、N一型エビタキシャル層104を成長させ
、このエビタキシャル層104上に、酸化M101と図
示略す窒化膜を順次積層形成する.その後、公知のホト
リソ技術により酸化膜107及び窒化膜を選択的に開孔
し、かかる酸化膜107及び窒化膜をマスクとして、こ
れらの開札部におけるエビタキシャル層104に素子分
離用の比較的厚膜の酸化膜105を形成する.その後、
上記窒化膜を除去した後、エビタキシャルJil04の
所定部にコレクタ頚域となるN゛型拡敗N106を形成
する (第 l 図 a)e 次に、上記酸化膜107を除去した後、全面に、500
〜1000人厚程度の酸化膜108を形成し、この上に
、公知のCVD法により2000〜3000人厚程度の
多結晶シリコン膜109を形成する。そして、この多結
晶シリコン膜109中にP型不純物をイオン注入する,
更に、この多結晶シリコン膜109上に、公知のCVD
法により1000〜2000人厚程度の窒化膜110を
形成する(第1図b).その後、公知のホトリソ技術に
よりベース[極引き出し口となる領域及びショットキー
バリアダイオードのガードリング形rIi.領域となる
部分上をレジスト111で被い、このレジスト111を
マ,スクとして、窒化膜l10、多結晶シリコン膜10
9及び酸化膜10日を順次エッチングし、べ一ス電極引
き出し口となる領域の酸化atosa、多結晶シリコン
膜109a及び窒化膜110a、更には、ショソトキー
バリアダイオードのガードリング形成領域となる部分の
酸化膜108b,多結晶シリコン膜109b及び窒化膜
110bを夫々形成する.但し、この場合、多結晶シリ
コンIIIO9a,l09b及び酸化膜IQ8a108
bのパターン幅は、窒化膜110a, 110bのパタ
ーン幅より0.8〜1.6μ程度小さくなるようにする
(第I VA c ) , 続いて、上記レジスト111を除去し、公知のCVD法
により、全面に、1000 〜2000 A厚程度の多
結晶シリコン膜112を被着形成する(第1図d). 次いで、反応性イオンエッチングにより窒化膜110a
,110bが露出する迄上記多結晶シリコン膜112を
エッチングし、更に、等方性エッチングにより窒化II
110a,110b下にのみ多結晶シリコンM 1 1
2 aを残存させる.そして、窒化膜110a,11
0bをマスクとして、全面に500〜1000人 厚程
度の酸化膜113を被着形成する.その後、公知のホト
リソ技術によりベース形成予定領域を除く領域上を図示
略すレジストで被い、このレジストをマスクとして、ベ
ース形成予定領域のみにP型不純物をイオン注入する.
そして、上記レジストを除去後、アニールを行ない、エ
ビタキシャル層104表面部の多結晶シリコンM! 1
1 2 a間にP゜型内部ベース領域114を形成す
る。このとき同時に、多結晶シリコンI]ljl09a
にドーブされたP型不純物が多結晶シリコン膜112a
内に拡散し、更に、多結晶シリコン膜112aを通して
エビタキシャル層104の表面部分に拡散して、内部ベ
ース領域114の外側に接するP゛型外部ベース領域1
15が形成されると共に、多結晶シリコン膜109bに
ドープされたP型不純物が多結晶シリコン膜112aに
拡散し、更に、多結晶シリコン膜112aを通してエビ
タキシャル層104の表面部分に拡散して、シッソトキ
ーバリアダイオードのP゛型ガードリング領域116が
形成される(第1図e). その後、公知のCVD法により、全面に、2000〜3
000人厚程度の酸化膜117を形成する.次に、公知
のホトリソ技術によりコレクタ碩域の拡散層106上及
び内部ベース領域114内の工ξツタ形成領域となる部
分上を除く領域をレジス}118で被い、このレジスト
118をマスクとして、反応性イオンエッチングにより
、酸化II113,117をエッチングし、拡散層10
6上及び工ξ7夕形成予定領域上を開孔する(第1図f
).次に、上記レジス}118を除去した後、公知のC
VD法により、全面に、2000〜3000人厚程度の
多結晶シリコン膜119を堆積し、この多結晶シリコン
lIlll9中にN型不純物をイオン注入する.その後
、公知のホトリソ技術によりエミッタ電極及びコレクタ
電極となる多結晶シリコン膜119以外の多結晶シリコ
ン膜119をエッチング除去する.その後、アニールを
施すことで、N型不純物をドーブした多結晶シリコン膜
119から拡散1i106及び内部ベース領域114の
表面部にN型不純物が拡散し、N゛型拡敗層120が形
成される(第1図g). 次いで、公知のホトリソ技術によりベース電極引き出し
口となる多結晶シリコンII! 1 0 9 a、シッ
フトキーバリアダイオード形成領域及びガードリング領
域116の電極引き出し口となる多結晶シリコン膜10
9b以外の領域をレジスト121で被い、このレジスト
121をマスクとして、反応性イオンエッチングにより
、酸化膜113117及び窒化膜110a,110bを
エッチング除去し、開孔させる(第1図h) しかる後、上記レジスト121を除去した後、全面に、
アルξニウムを蒸着する.次に、公知のホトリソ技術に
よりコレクタ電極122、ベース電極123、エミソタ
電極124及びショットキーバリ7ダイオード電i12
5を夫々形成し、バイボーラ型ショットキートランジス
タを完成する(第1図i) 〔発明の効果〕 以上詳細に説明したように、本発明によれば、外部ベー
ス領域形成のための第2多結晶シリコン膜を窒化膜下に
セルファラインで形成するので、第2多結晶シリコン膜
はホトリソ技術の合せ精度に依存することなく形成され
る.従って、ベース面積の微細化が容易となり、その結
果、ベース・コレクタ接合容量が小さくでき、トランジ
スタの動作速度が向上できる。併せて、ショットキーバ
リアダイオード部のガードリング領域も外部ベース領域
と同様にホトリソ技術の合せ精度に依存することなく形
成できるので、ガードリング領域面積が縮小化され、シ
ョットキーバリアダイオード形成領域を小さくできるの
で、素子の高密度化が促進できる等の特有の効果により
上述したKl題を解決し得る.
第1図は本発明方法の一実施例に係わる工程断面図であ
り、第2図は従来方法の工程断面図である. 101・・・P型半導体基板、104・・・N一型エピ
タキシャル層、105,107,108,113,11
7・・・酸化膜、106・・・N゛型拡敗層、109,
112,119・・・多結晶シリコン膜、114・・・
P゛型内部ベース領域、115・・・P゛型外部ベース
領域、116・・・P゛型ガードリング領域、122・
・・コレクタ電極、123・・・ベース電極、124・
・・工稟ツタ電極、 l 2 5 ・・・シa ントキーバリアダイオード電 極.
り、第2図は従来方法の工程断面図である. 101・・・P型半導体基板、104・・・N一型エピ
タキシャル層、105,107,108,113,11
7・・・酸化膜、106・・・N゛型拡敗層、109,
112,119・・・多結晶シリコン膜、114・・・
P゛型内部ベース領域、115・・・P゛型外部ベース
領域、116・・・P゛型ガードリング領域、122・
・・コレクタ電極、123・・・ベース電極、124・
・・工稟ツタ電極、 l 2 5 ・・・シa ントキーバリアダイオード電 極.
Claims (1)
- 【特許請求の範囲】 第1導電型の半導体基板上に、第1酸化膜、第2導電型
の不純物を含む第1多結晶シリコン膜及び窒化膜を順次
積層形成する工程と、 上記窒化膜、上記第1多結晶シリコン膜及び上記第1酸
化膜を順次選択的にエッチングして、上記窒化膜のパタ
ーン幅が上記第1多結晶シリコン膜及び上記第1酸化膜
のパターン幅より大きくなるようにパターニングする工
程と、 上記窒化膜、上記第1多結晶シリコン膜及び上記第1酸
化膜を含む上記基板上に、第2多結晶シリコン膜を被着
形成する工程と、 上記第2多結晶シリコン膜を異方的にエッチングして、
上記窒化膜の下にのみ上記第2多結晶シリコン膜を残存
させる工程と、 上記窒化膜をマスクとして、上記第2多結晶シリコン膜
を含む上記基板上に、第2酸化膜を被着形成する工程と
、 次に、上記基板表面部のベース形成予定領域にのみ第2
導電型の不純物をイオン注入した後、アニールを施し、
内部ベース領域を形成すると同時に、上記アニールによ
り、上記第1多結晶シリコン膜の上記第2導電型の不純
物を、上記第2多結晶シリコン膜を通して上記基板表面
部に拡散し、上記内部ベース領域の外側に接する外部ベ
ース領域を形成すると共に、同様に上記第2導電型の不
純物を拡散して、上記基板表面部のショットキーバリア
ダイオード形成予定領域にショットキーバリアダイオー
ドのガードリング領域を形成する工程と、 上記窒化膜及び上記第2酸化膜上に、第3酸化膜を被着
形成する工程と、 上記第2及び第3酸化膜を異方的にエッチングして、上
記窒化膜下に上記第2及び第3酸化膜を残すようにして
上記内部ベース領域上を開孔する工程と、 上記第2及び第3酸化膜の開孔部に第1導電型の不純物
を含む第3多結晶シリコン膜を形成し、上記内部ベース
領域表面部に上記第3多結晶シリコン膜の上記不純物を
拡散して、第1導電型の拡散層を形成する工程と、 しかる後、上記第3多結晶シリコン膜上にエミッタ電極
、上記第1多結晶シリコン膜の部分上にベース電極、シ
ョットキーバリアダイオード形成領域上にショットキー
バリアダイオード電極及びコレクタ領域上にコレクタ電
極を夫々形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19139589A JPH0357265A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19139589A JPH0357265A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0357265A true JPH0357265A (ja) | 1991-03-12 |
Family
ID=16273892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19139589A Pending JPH0357265A (ja) | 1989-07-26 | 1989-07-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0357265A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0543842U (ja) * | 1991-11-18 | 1993-06-15 | 有限会社カヤ興産 | 園芸用ハウス |
-
1989
- 1989-07-26 JP JP19139589A patent/JPH0357265A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0543842U (ja) * | 1991-11-18 | 1993-06-15 | 有限会社カヤ興産 | 園芸用ハウス |
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