JPS63207177A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は半導体装置の製造方法に係シ、特に２つの半
導体領域の接合間距離を小さくするための方法に関する
。
（従来の技術） バイポーラトランジスタやメモリ等の半導体装置におい
て、高速化を図るためには、隣接する半導体領域間の接
合間距離を小さくして接合抵抗の低減を図ったシ、各半
導体領域の深さを浅くする必要がある。
ここで、接合間距離とは、例えばバイポーラトランジス
タであれば、エミッタとペースとの距離などである。ま
た、深さとは、エミッタ等の半導体領域の厚みである。
上記接合間距離を小さくする方法としては次のようなも
のがある。
（１）第３図に示すように、パターニングされているシ
リコン窒化膜３１をマスクにしてシリコン酸化膜３２の
つすツシュアクトを行い、コンタクトホール３３を形成
する。
（２）　　第４図（＆）　、　（ｂ）　、　（ｅ）に示
すように、・リーニングしたシリコン窒化膜４１をとお
して拡散層４２を形成し、ロコス酸化膜４３、シリコン
窒化膜４１のウォッシュアウトにより、コンタクトホー
ル４４を形成する。
（３）第５図（＆）　、　（ｂ）　、　（ｅ）に示すよ
うに、コンタクトホール５１のパターニングを行い、拡
散層５２を形成後、そのまま、その部分をコンタクトホ
ール５１とする。
（４）第６図に示すように、拡散源を兼ねたひ素ドープ
ポリシリコンロ１を両開線に使い、ポリシリコンロ１に
挾んだ酸化膜６２によシ、接合間距離を決める。
以上従来の方法をいくつか説明したが、各方法にはそれ
ぞれ次のような問題があった。
（１）第３図の方法では、シリコン窒化膜３１のパター
ニング精度により、コンタクトホール３３のサイズが決
定されるため、接合間距離を小さくするのには、限度が
ある。
（２）第４図の方法では、ロコスにより、接合間距離が
決まるため接合抵抗を大きく減少させることが可能であ
るが、ロコスエツジ部での欠陥が素子特性に、悪影響を
与えるという問題、酸化という高温熱処理によシ、拡散
プロファイルを変化させてしまうという問題、さらには
シリコン窒化膜４１を通してのイオン注入によυ、窒化
膜質が変質してしまう問題がある。
（３）第５図の方法では、拡散層５２の形成を、シリコ
ン基板上のレジストブロックへのイオン注入によって行
っている。そのため、イオン注入後、フォトレジストを
完全に除去することがむずかしく、素子特性及び信頼性
を劣化させる。
（４）第６図の方法では、ポリシリコンロ１の基板上で
のエツチング技術がむずかしく、そのために基板と電極
との界面の劣化を招く。
（発明が解決しようとする問題点） 以上述べたように接合間距離を小さくするための従来の
半導体装置の製造方法においては、十分小さな接合間距
離を設定することができないか、できたとしても素子特
性の劣化等を招くという問題があった。
そこで、この発明は、素子特性の劣化等を招くことなく
、十分小さな接合間距離を設定することができる半導体
装置の製造方法を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、まず、第１の膜
に形成された第１の溝部の側壁に第１のサイドウオール
を形成した後、このサイドウす一ルによって形成される
第２の溝部に第２の膜を形成する。
次に、上記第１のサイドウオールを除去した後、上記第
１、第２の膜によって形成される第３の溝部に第２のサ
イドウォールを形成する。
最後に、第２のサイドウオールによって形成される第４
の溝部に第３の膜を形成する。
（作用） 上記構成において、第２の膜の下に第１の半導体領域を
設け、第３の膜の下に第２の半導体領域を設けるとすれ
ば、これら２つの半導体領域の接合間距離は第２のサイ
ドウオールの６によって規定される。ここで、サイドウ
オールの幅を小さな値に制御することは容易である。し
たがって、上記構成によれば、２つの半導体領域の接合
間距離を小さくすることができる。
（実施例） 以下、図面を参照してこの発明の一実施例を詳細に説明
する。なお、以下の説明では高速バイポーラトランジス
タの製造を例に説明する。
第１図（＆）〜（ｉ）は一実施例の工程を順に示す断面
図である。
第１図（、）において、１はＰ型のウェハー、２はＮ型
の埋込み層、３はＮ型のエピタキシャル層、４は分離用
のＰ層である。これらは通常のプロセスに従って形成さ
れたものである。
以上の状態からエピタキシャル層３の上に、酸化膜５（
第１の膜）を形成する。次に、この酸化膜５に、エピタ
キシャル層３が露出するように、第１の溝部６を形成す
る。この後、エピタキシャル層３に溝部６を介してＰ型
の不純物をイオン注入し、ペースを形成するためのＰ型
の拡散層７を形成する（第１図（＆）参照）。次に、酸
化膜５をそのままにして、全面に酸化膜５とは材質の異
なるプラズマ窒化膜を１μｍ程堆積する。この後、非等
ゑ的なドライエツチングにより、第１の溝部６の側壁に
第１のサイドウオール８を形成する。次に、コレクタコ
ンタクト部用の開孔９を形成するだめの選択エツチング
を行った後、サイドクｔ−ル８によって形成される第２
の溝部１０のエミッタ部とコンタクト部にひ素を例えば
Ｖ＆ｃ＝５０に・Ｖ、Ｑ、１　＝　５　Ｘ　１０’　”
ｃｍ−２の条件でイオン注入する（第１図（ｂ）参照）
。
その後、開孔９と第２の溝部ＩＱに選択ＣＶＤによシタ
ングステンを５ｏｏｏｌ堆積し、タングステン膜１ノ（
第２の膜）を形成する（第１図（ｅ）参照Ｘ次に、選択
的フェトエツチングによりサイドウオール８をウォッシ
ュアウトする（第１図（ｄ）参照）。
この場合、サイドウオール８は上記の如くプラズマ窒化
膜によって形成されるものでちゃ、酸化膜５とは材質が
異なるので、このウォッシュアウトによシ、サイドウオ
ール８のみが除去される。
次にプラズマ酸化膜を全面に１μｍ堆積する。この後、
ドライエツチングを行ないタングステン膜１０と酸化膜
６によって形成される第３の溝部１２の側壁及び開口９
の側壁にベースコンタクト部のための第２のサイドウオ
ール１３ｙｋ形成する（第１図（、）参照）。
次に、高濃度ｚ　ｏ　ｙ　Ｂをｖ＝４０ｋｅｙ、Ｑｄ＝
＆Ｃ ２Ｘ　１０ｃｙｔ−２の条件でイオン注入した後、サイ
ドウオール１３によって形成される第４の溝部１４に、
前記と同様に、選択ＣＶＤによシタングステンを３００
０Ｘ堆積し、タングステン膜１５（第３の膜）を形成す
る。このとき、タングステン膜１５は上記タングステン
膜１１の膜厚より薄くすることによシ、両タングステン
膜１１．１５がサイドウす一ル１３を越えて接触してし
まうことのないように設定されている。その後、１００
０℃でＮ２を１５分拡散し、コレクタ、ペース、エミッ
タの各コンタクト層１６，１７．１８を同時に形成する
（第１図（ｆ）参照）。
次に、全面に７’ラズマ酸化膜１９を５０００１ｔ。
だ後堆積（第１図（ｇ）参照）、電極取出しのための選
択エツチングを行なう（第１図６）参照）。
次に面常のプロセス通シ、アルミニウムを１μｍ堆積し
た後、選択エツチングにより配線２０を形成（第１図（
１）参照）。
なお、ペースは第２図に示すような引き出し電極構造を
採用している。
以上詳述したこの実施例によれば次のような効果がある
。
まず、基本的な効果としては次のようなものがある。
（１）　　目的の値にするための制御が容易なサイドウ
オール１３０幅によシベースとエミッタの接合間距離が
決まるため、素子特性の劣化等を招くことなく、非常に
、安定でかつ低い接合抵抗を得ることができる。
（２）　　余分な酸化等の高温熱処理工程はなく、拡散
グロファイルを浅くコントロールすることが可能である
。
（３）エミッタコンタクト部の形成は、２回のサイドウ
オール形成工程によってなされる。そのため、その部分
を形成するための微細なレジストによるノやターニング
工程が不要である。
次Ｋ、附随的な効果として、サイドウオール８．１３の
形成技術と、その溝部１０．１４への選択堆技術とを使
うものであるため、デバイスの平坦化を図れるという効
果がある。ここで、実施例では、ベースコンタクト部形
成後、第１図（ｆ）　、　Ｃｇ＞に示したように、膜の
積み増し、選択エツチングを行なっているが、この工程
にレジスタや、バイアススパッタなどのエッチパックプ
ロセスを用いれば、より高い平坦性が得られる。この場
合、エミッタコンタクト部及びコレクタコンタクト部は
、ベースコンタクト部に比べて高い段差を有しているた
め、エッチパックプロセスにより、自動的に開孔するこ
とも可能である。
なお、先の実施例では、高融点メタルのタングステンを
サイドウオール８，１３．１１１部１０．１４に堆積し
、その部分を、取り出し電極を兼ねたコンタクトとして
使用しているが、代シにリンやゲロンなどの高濃度不純
物を含むシリコンの選択エピタキシャルを用いれば、そ
れをそのまま拡散源として使用することができる利点が
ある。
（発明の効果） 以上述べたようにこの発明によれば、素子特性の劣化等
を招くことなく、接合間距離を小さくすることができる
半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
第１図はこの発明に係わる半導体装置の一実施例の工程
を示す断面図、第２図は第１図の一部の構造を示す平面
図、第３図乃至第６図はそれぞれ従来の半導体装置の製
造方法の異なる例を示す断面図である。 １・・・Ｐ型ウェハー、２・・・Ｎ型埋込み層、３・・
・Ｎ型エピタキシャル層、４・・・Ｐ＋層、５・・・酸
化膜、６゜１０．１２．１４・・・溝部、７・・・拡散
層、８，１３・・・サイドウオール、９・・・開孔、１
１．１５・・・タンゲステン膜、１６・・・コレクタコ
ンタクト層、１７・・・ベースコンタクト層、ｚ８・・
・エミッタコンタクト層、１９・・・プラズマ酸化膜、
２０・・・配線。 出願人代理人　弁理士　鈴江　武　彦 第２図 第３因 第４図

Claims (1)

  1. 【特許請求の範囲】 半導体基体上に第１の膜を形成する第１の工程と、 上記第１の膜に第１の溝部を形成する第２の工程と、 上記第１の溝部の側壁に第１のサイドウォールを形成す
    る第３の工程と、 上記第１のサイドウォールによつて形成される第２の溝
    部に第２の膜を形成する第４の工程と、上記第１のサイ
    ドウォールを除去する第５の工程と、 上記第１の膜と上記第２の膜によって形成される第３の
    溝部の側壁に第２のサイドウォールを形成する第６の工
    程と、 上記第２のサイドウォールによつて形成される第４の溝
    部に第３の膜を形成する第７の工程と、を具備したこと
    を特徴とする半導体装置の製造方法。
JP62039027A 1987-02-24 1987-02-24 半導体装置の製造方法 Granted JPS63207177A (ja)

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US4910170A (en) 1990-03-20
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