JPS61218168A - グラフトベ−スを有する半導体装置の製造法 - Google Patents
グラフトベ−スを有する半導体装置の製造法Info
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- JPS61218168A JPS61218168A JP60058333A JP5833385A JPS61218168A JP S61218168 A JPS61218168 A JP S61218168A JP 60058333 A JP60058333 A JP 60058333A JP 5833385 A JP5833385 A JP 5833385A JP S61218168 A JPS61218168 A JP S61218168A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はセルファライン（自己整合技術）によるグラフ
トベースを有する半導体装置に関し、主としてグラフト
ベースＩＩＬの製造□技術に関する。
トベースを有する半導体装置に関し、主としてグラフト
ベースＩＩＬの製造□技術に関する。
高速パイボーラド２ンジスタの性能は、遮断周波数（ｆ
ｔ）とベース抵抗（ｒｂｂ’ ）であられされる。高い
ｆｔ を得るには接合を浅く形成すること及びトランジ
スタ金微細化して寄生容量を低減することが効果的であ
るが、それに伴りてｒｂｂ’は増大する傾向があシ、標
準トランジスタを単に小さくしただけでは十分な性能が
得られない。そこで多結晶シリコンｔ−用いてベースと
エミッタをセルファライン的に形成し、ベース幅のせま
い仮濃度真性ベースと、深くて高濃度のグラフトベース
を有するグラフトベース形トランジスタが提案されてお
り、そのための種々な製造プロセスが報告されている。
ｔ）とベース抵抗（ｒｂｂ’ ）であられされる。高い
ｆｔ を得るには接合を浅く形成すること及びトランジ
スタ金微細化して寄生容量を低減することが効果的であ
るが、それに伴りてｒｂｂ’は増大する傾向があシ、標
準トランジスタを単に小さくしただけでは十分な性能が
得られない。そこで多結晶シリコンｔ−用いてベースと
エミッタをセルファライン的に形成し、ベース幅のせま
い仮濃度真性ベースと、深くて高濃度のグラフトベース
を有するグラフトベース形トランジスタが提案されてお
り、そのための種々な製造プロセスが報告されている。
■サイエンスフオーム社昭和５８年１１月１８日発行「
超ＬＳＩデバイスハンドブックＪＰ６８−７ま たとえば、選択酸化法として従来から知られているグラ
フトベース形成法によれば、第１４図乃至１ｌｃ１７図
に示すように、（１）ｎ−製８１基板ｌの表面に真性ペ
ースのための浅い低濃度Ｐ″″″型層形成した後、（２
）シリコン・ナイトライド（Ｓ ｂＮ＋ ）膜４をマス
ク圧してＢ（ボロン）′ｔ−拡散することによりグラフ
トベースとなる深い高１！１度Ｐ 型層５金形成しく第
１４図）、（３１酸化することにより８１、Ｎ、膜４の
形成されないＳｉ基基体表部部分Ｊｌｔ／Ｊｋ化膜６
トナシ（第１５図）、（４）ＳｉｓＮｉ ａ金とりのぞ
き上記の卑い酸化膜６をマスクにエミッタ拡散してｎ＋
型層７を形成しく第１６図）、（５）このあと全面にポ
リ５１ｔ−デポジットし、ホトレジストを用いてバター
ニングし、ポリＳｌエミッタ電極８を得る。（第１７図
）。ポリＳｉを電極に使うのはＡＪ電極を直接に８１基
体に接続するとＡノが９１に拡散して浅いエミッタ接合
を破壊するおそれがあシ、これをポリＳｌによシ防止す
ることによる。
超ＬＳＩデバイスハンドブックＪＰ６８−７ま たとえば、選択酸化法として従来から知られているグラ
フトベース形成法によれば、第１４図乃至１ｌｃ１７図
に示すように、（１）ｎ−製８１基板ｌの表面に真性ペ
ースのための浅い低濃度Ｐ″″″型層形成した後、（２
）シリコン・ナイトライド（Ｓ ｂＮ＋ ）膜４をマス
ク圧してＢ（ボロン）′ｔ−拡散することによりグラフ
トベースとなる深い高１！１度Ｐ 型層５金形成しく第
１４図）、（３１酸化することにより８１、Ｎ、膜４の
形成されないＳｉ基基体表部部分Ｊｌｔ／Ｊｋ化膜６
トナシ（第１５図）、（４）ＳｉｓＮｉ ａ金とりのぞ
き上記の卑い酸化膜６をマスクにエミッタ拡散してｎ＋
型層７を形成しく第１６図）、（５）このあと全面にポ
リ５１ｔ−デポジットし、ホトレジストを用いてバター
ニングし、ポリＳｌエミッタ電極８を得る。（第１７図
）。ポリＳｉを電極に使うのはＡＪ電極を直接に８１基
体に接続するとＡノが９１に拡散して浅いエミッタ接合
を破壊するおそれがあシ、これをポリＳｌによシ防止す
ることによる。
この方法によれば、ポリＳ１電極はセル７アラインによ
らないため、バターニングで大きな面積がとられ、Ｓｔ
衣表面グラフトベースＰ 型層とエミッタｎｆｉ層とが
接近し、エミッタ・ベース耐圧が小さくなる問題がある
。
らないため、バターニングで大きな面積がとられ、Ｓｔ
衣表面グラフトベースＰ 型層とエミッタｎｆｉ層とが
接近し、エミッタ・ベース耐圧が小さくなる問題がある
。
従来から知られている他のグラフトベース形成法にポリ
Ｓｔスタック利用法がある。この方法は第１８図乃至第
２０図に示すように、（１）Ｓｉ基板１表面に真性ベー
スＰ−型層２形成後、酸化膜３の窓孔全通してエミッタ
拡散することによシ浅いｎ＋呈層７を形成し、（第１８
図）、（２）ｎ＋型層７にオーミック接続するポリＳ１
エミツタ電極８を形成する（第１９図）、（３）ポリＳ
１電極８ｔ−マスクにＢ（ボロン）ｔ−８１内に導入す
ることによジグラフトベースＰ 型層５ｔ−形成する（
第２０図）。
Ｓｔスタック利用法がある。この方法は第１８図乃至第
２０図に示すように、（１）Ｓｉ基板１表面に真性ベー
スＰ−型層２形成後、酸化膜３の窓孔全通してエミッタ
拡散することによシ浅いｎ＋呈層７を形成し、（第１８
図）、（２）ｎ＋型層７にオーミック接続するポリＳ１
エミツタ電極８を形成する（第１９図）、（３）ポリＳ
１電極８ｔ−マスクにＢ（ボロン）ｔ−８１内に導入す
ることによジグラフトベースＰ 型層５ｔ−形成する（
第２０図）。
この方法においても、ポリＳ１電極はセル７アラインに
よらないことによシ、グラフトベース・エミッタ間の耐
圧金小さくしないためにはマスク合わせ余裕が必要で、
このことによりエミッタ電極が真性ベースＰ ４２に
オーバラップすることによりて薔生容量が増大する問題
がある。
よらないことによシ、グラフトベース・エミッタ間の耐
圧金小さくしないためにはマスク合わせ余裕が必要で、
このことによりエミッタ電極が真性ベースＰ ４２に
オーバラップすることによりて薔生容量が増大する問題
がある。
本発明は上記した間＠を克服するためになされたもので
ある。したがって本発明の一つの目的はエミッタとグラ
フトベースと金セル７アラインにより形成し、高性能の
半導体装＆を得ることにある。
ある。したがって本発明の一つの目的はエミッタとグラ
フトベースと金セル７アラインにより形成し、高性能の
半導体装＆を得ることにある。
本発明の他の一つの目的はグラフトベースとエミッタの
重なシがなく耐圧の高いＩＩＬなどの半導体装置を提供
することにある。
重なシがなく耐圧の高いＩＩＬなどの半導体装置を提供
することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおシである。
を簡単に説明すれば下記のとおシである。
すなわち、Ｓ１半導体基体の表面に真性ペースとなるＰ
−型層全形成した後、この上にマスク材を設けて窓孔を
あけ、この窓孔全通してエミッタ拡散してｎ 型層を形
成し、上記マスク材の段差全便りてその窓孔内にポリＳ
ｉ層を形成し、このポリ８１ ｍ？マスクにグラフトベ
ースのためのベース拡散するものであって、このように
、エミッタとグラフトベースとがセルファラインにより
、形成される九めの微細化が可能となり、高性能化でき
るとともに、エミッタベース耐圧も高められ前記目的を
達成できる。
−型層全形成した後、この上にマスク材を設けて窓孔を
あけ、この窓孔全通してエミッタ拡散してｎ 型層を形
成し、上記マスク材の段差全便りてその窓孔内にポリＳ
ｉ層を形成し、このポリ８１ ｍ？マスクにグラフトベ
ースのためのベース拡散するものであって、このように
、エミッタとグラフトベースとがセルファラインにより
、形成される九めの微細化が可能となり、高性能化でき
るとともに、エミッタベース耐圧も高められ前記目的を
達成できる。
〔実施例１〕
第１図乃至第６図は本発明の一実施例を示すものであっ
て、グラフトベースを有する高速バイポーラｎｐｎ
トランジスタ製造プロセスの要部工程断面図である。
て、グラフトベースを有する高速バイポーラｎｐｎ
トランジスタ製造プロセスの要部工程断面図である。
以下各工程にそって詳細に説明する。
（１７第１図に示すようにｎ−型Ｓｔ半導体装置（通常
Ｐ″″温基板基板上ピタキシャル成長させたｎ″″型Ｓ
型層１層１を用意し、その表面に低濃度のＢ（ボロン）
ｔ−イオン打込みによシドープし、真性ベースとなるＰ
−型層１２を形成する。このＰ″″屋層１２０表面上に
１００ＯＡ程度の薄い窒化膜（５ｉｓＮ４）１３を介し
て、低温（４７０℃）常圧又は高温（７００℃）低圧で
気相よシブポジットしたｓｉｏ！膜（以下）（ＬＤ膜１
４と称する）１５０００Ａ程度の厚さに形成し、ホトレ
ジスト１５をマスクにＨＬＤ膜及び５ｌａＮ＋ ［’
をエッチしてエミッタとなるべき部分に窓孔１６をあけ
る。
Ｐ″″温基板基板上ピタキシャル成長させたｎ″″型Ｓ
型層１層１を用意し、その表面に低濃度のＢ（ボロン）
ｔ−イオン打込みによシドープし、真性ベースとなるＰ
−型層１２を形成する。このＰ″″屋層１２０表面上に
１００ＯＡ程度の薄い窒化膜（５ｉｓＮ４）１３を介し
て、低温（４７０℃）常圧又は高温（７００℃）低圧で
気相よシブポジットしたｓｉｏ！膜（以下）（ＬＤ膜１
４と称する）１５０００Ａ程度の厚さに形成し、ホトレ
ジスト１５をマスクにＨＬＤ膜及び５ｌａＮ＋ ［’
をエッチしてエミッタとなるべき部分に窓孔１６をあけ
る。
（２）上記窓孔全通してＰ″″″″１２表面に高濃度の
Ａｓ （ヒ素）ｔ−イオン打込み、拡散し、エミッタと
なる浅いｎ＋製拡散層１７を形成する。（第２図） （３）気相より全面に５１ｔ−デポジットし、上記窓孔
１６ｔｌ−埋め込むようにポリｓｉ膜１８ｔ−２０００
〜３０００Ａの厚さに形成する。次いでこの上にレジス
ト１９′ｆｃ塗付し、エツチングすると上記窓孔１６部
分のボＩＪＳｉ膜１８の段差によってそのくほみ内のレ
ジス）１９ａのみが残される。このレジスト１９を残し
た状態でポリ５ｉ１８ｔ：エッチすることにより、ＨＬ
Ｄ膜１膜上４上リＳｉ １８がエッチされ上記窓孔１６
部分のみにポリ５ｉｊ１１８＆がセル７アライン的に残
存する（第３図）。
Ａｓ （ヒ素）ｔ−イオン打込み、拡散し、エミッタと
なる浅いｎ＋製拡散層１７を形成する。（第２図） （３）気相より全面に５１ｔ−デポジットし、上記窓孔
１６ｔｌ−埋め込むようにポリｓｉ膜１８ｔ−２０００
〜３０００Ａの厚さに形成する。次いでこの上にレジス
ト１９′ｆｃ塗付し、エツチングすると上記窓孔１６部
分のボＩＪＳｉ膜１８の段差によってそのくほみ内のレ
ジス）１９ａのみが残される。このレジスト１９を残し
た状態でポリ５ｉ１８ｔ：エッチすることにより、ＨＬ
Ｄ膜１膜上４上リＳｉ １８がエッチされ上記窓孔１６
部分のみにポリ５ｉｊ１１８＆がセル７アライン的に残
存する（第３図）。
なお、ＨＬＤ膜１膜管４分に厚い場合は、第６図に示す
ように窓孔部１６ｔ−埋め込むように充分く厚く形成し
九ポリ５ｉ１８ｔ−全面エッチすることにより、窓孔部
分のみにポリ８１換１８ａとして選択的に残存し、ｎ＋
型層１７の上にボＩＪＳｉ膜１８をセルファライン的に
形成することができる。
ように窓孔部１６ｔ−埋め込むように充分く厚く形成し
九ポリ５ｉ１８ｔ−全面エッチすることにより、窓孔部
分のみにポリ８１換１８ａとして選択的に残存し、ｎ＋
型層１７の上にボＩＪＳｉ膜１８をセルファライン的に
形成することができる。
（４）ＨＦ系エッチ液でＨＬＤ膜１膜管４ツチングして
取除き、次いでＳｉ、Ｎ、膜１３をＣＨＦ、ガス等によ
シト２イエツチして取除く。
取除き、次いでＳｉ、Ｎ、膜１３をＣＨＦ、ガス等によ
シト２イエツチして取除く。
（５）基板表面に熱酸化膜２１を生成しＢ（ボロン）を
基板内にイオン打込みし拡散することにより、ポリＳｉ
展１８ｍがマスクとなりてセルファライン的にグラフト
ベースＰ 部層２０ｆ：第５図に示すように形成する。
基板内にイオン打込みし拡散することにより、ポリＳｉ
展１８ｍがマスクとなりてセルファライン的にグラフト
ベースＰ 部層２０ｆ：第５図に示すように形成する。
このめと、図示されないが、グラフトベース部分にコン
タクト孔をあけ、ＡＩ蒸着によるベース電極を設けると
ともに、コレクタ部の電極引き出しを行うことによシ高
速バイポーラｎｐｎ トランジスタが完成する。
タクト孔をあけ、ＡＩ蒸着によるベース電極を設けると
ともに、コレクタ部の電極引き出しを行うことによシ高
速バイポーラｎｐｎ トランジスタが完成する。
〔発明の効果〕
、 以上、実施例１で述べた本発明によれば下記のよ
うに効果が得られる。
うに効果が得られる。
（１３ポリＳ量換１８ａはエミッタｎ＋型層形成に用い
た酸化膜の段差を用いてエミッタに対しセルファジイン
的に形成することができる。
た酸化膜の段差を用いてエミッタに対しセルファジイン
的に形成することができる。
（２）ポリ８１膜１８ａ’ｉマスクとしてグラフトベー
ス拡散を行うことにより、エミッタに対し、グラフトベ
ースをセルファライン的に形成することができ、したが
りて微細化が可能となる。
ス拡散を行うことにより、エミッタに対し、グラフトベ
ースをセルファライン的に形成することができ、したが
りて微細化が可能となる。
（３）上記（２）と同じ理由で、グラフトベースとエミ
ッタとが互いにオーバラップすることなく、耐圧の高い
バイボー２トランジスタが得られる。
ッタとが互いにオーバラップすることなく、耐圧の高い
バイボー２トランジスタが得られる。
（４）ポリＳ１を用いたスタッド・エミッタ構造である
ためにコンタクト面積を小さくすることができ、又、浅
いエミッタ接合の場合に利用できる。
ためにコンタクト面積を小さくすることができ、又、浅
いエミッタ接合の場合に利用できる。
（５）上記（１）〜（４）より高速、大容量のパイポー
２トランジスタを製造することができる。
２トランジスタを製造することができる。
〔実施例２〕
第７図乃至第１２図は本発明の他の一実施例を示すもの
でありて、グラフトベースを有するＩＩＬの製造プロセ
スの要部工程断面図でるる。第１３図は第１２図に対応
する完成時のＩＩＬの平面図である＠ 以下、各工程にそりて詳細に説明する。
でありて、グラフトベースを有するＩＩＬの製造プロセ
スの要部工程断面図でるる。第１３図は第１２図に対応
する完成時のＩＩＬの平面図である＠ 以下、各工程にそりて詳細に説明する。
（１） Ｓｔ基板（図示されない）の表面にエピタキ
シャルｎ″″ｆｆ１ｓｉ層２２をｎ＋型埋込層３３ｔ−
介して形成し、ｎ″″凰Ｓｔ層２２を厚いアイソレージ
冒ンＳｔＯ，膜２３によって島領域に分離したものを用
意する。（第７図）このｎ−型層２２島領域の表面には
薄い８１０．膜２４と、アイソレージ■ン酸化を行う際
にマスクとして用いたＳｉ、Ｎ。
シャルｎ″″ｆｆ１ｓｉ層２２をｎ＋型埋込層３３ｔ−
介して形成し、ｎ″″凰Ｓｔ層２２を厚いアイソレージ
冒ンＳｔＯ，膜２３によって島領域に分離したものを用
意する。（第７図）このｎ−型層２２島領域の表面には
薄い８１０．膜２４と、アイソレージ■ン酸化を行う際
にマスクとして用いたＳｉ、Ｎ。
膜２５が形成されている。このＳ ｉｓ Ｎ２Ｈ４２５
の上にたとえば高温低圧処理によるＳ１０．膜（ＨＬＤ
ｉ）２６ｔ−０，３μｍの厚さで部分的に形成する。
の上にたとえば高温低圧処理によるＳ１０．膜（ＨＬＤ
ｉ）２６ｔ−０，３μｍの厚さで部分的に形成する。
このＨＬＤＭ２６＝にマスクとしてＢ（ボロン）イオン
打込みを行い、ＨＬＤ膜の形成されないｎ″″製８１層
嵌面に真性ベースとなるＰ−ｆｆｉ層２７゜２８を選択
的に形成する。
打込みを行い、ＨＬＤ膜の形成されないｎ″″製８１層
嵌面に真性ベースとなるＰ−ｆｆｉ層２７゜２８を選択
的に形成する。
（２）全面に第２のＨＬＤ膜２９をデポジットし、ホト
レジスト３０を使用してエミッタ（ＩＩＬではコレクタ
となる）部分のホトエッチを行い、窓孔３１をあけ九部
分を通してＳｔ層にＡｓ （ヒ素）をイオン打込みする
ことによりエミッタ（コレクタ）ｎ＋型拡散鳥３２を第
８図のように形成する。
レジスト３０を使用してエミッタ（ＩＩＬではコレクタ
となる）部分のホトエッチを行い、窓孔３１をあけ九部
分を通してＳｔ層にＡｓ （ヒ素）をイオン打込みする
ことによりエミッタ（コレクタ）ｎ＋型拡散鳥３２を第
８図のように形成する。
なお、窓孔３１ホトエツチの際に第２のＨＬＤ膜２９拡
ホトレジスト３０よりも０．５〜１μｍオーバエッチさ
れる。
ホトレジスト３０よりも０．５〜１μｍオーバエッチさ
れる。
（３）レジスト３０ｔ−除去し、ポリＳｌをデポジット
して前記窓孔３１を埋め込むようにボ！ｊｓＩＭ３４を
形成する。さらにこの上にレジスト３５を塗布し、プラ
ズマエッチすることによ）、上記ポ！ＪＳｉｌｋ３４に
２次的にあけられた窓孔の上のレジスト膜３５を第９図
のようにのこして他のレジストを取除く。
して前記窓孔３１を埋め込むようにボ！ｊｓＩＭ３４を
形成する。さらにこの上にレジスト３５を塗布し、プラ
ズマエッチすることによ）、上記ポ！ＪＳｉｌｋ３４に
２次的にあけられた窓孔の上のレジスト膜３５を第９図
のようにのこして他のレジストを取除く。
（４）残ったレジスト腹３５ｔ−マスクにポリＳｉ展３
４ｔ−ウェットエッチすることにより、第１０図に示す
ように上記窓孔上のボＩＪＳｉｊ［３６のみを残して他
を取除く。
４ｔ−ウェットエッチすることにより、第１０図に示す
ように上記窓孔上のボＩＪＳｉｊ［３６のみを残して他
を取除く。
（５）第２のＨＬＤ膜２９をウェットエッチで取除き、
次いでＳｌ、Ｎ、展２５をドライエッチで取除いた後、
Ｂ（ボロン）を第１１図に示すようにイオン打込みする
。
次いでＳｌ、Ｎ、展２５をドライエッチで取除いた後、
Ｂ（ボロン）を第１１図に示すようにイオン打込みする
。
（６） Ｂ ｔ Ｓ ｉ基体内に引伸し拡散して第１
２図に示すようにグラフトベースＰ 型層３７ｔ−充分
に深く形成する。このとき同時にインジェクタとな÷ るＰ 厘層３８も形成する。次いで、インジェクタ電極
域シ出し部３９及びグラフトベース電極数シ出し部４０
のコンタクトホトエッチを行う。
２図に示すようにグラフトベースＰ 型層３７ｔ−充分
に深く形成する。このとき同時にインジェクタとな÷ るＰ 厘層３８も形成する。次いで、インジェクタ電極
域シ出し部３９及びグラフトベース電極数シ出し部４０
のコンタクトホトエッチを行う。
第１３図は第１２図に対応する平面図でインジェクタ電
極Ｉｎｊｓコレクタ電極Ｃ，Ｃ，、ベース電極Ｂのコン
タクト部が示される。
極Ｉｎｊｓコレクタ電極Ｃ，Ｃ，、ベース電極Ｂのコン
タクト部が示される。
このあと、図示されないが、全面を無機又は有機の絶縁
膜で被覆し、必要部のスルーホールホトエッチ（コンタ
クトホトエッチ）を行りた後、Ｍ蒸着、アニール及びパ
ターニングエッチしてＡ！電極（配線）を形成し、ＩＩ
Ｌを完成する。
膜で被覆し、必要部のスルーホールホトエッチ（コンタ
クトホトエッチ）を行りた後、Ｍ蒸着、アニール及びパ
ターニングエッチしてＡ！電極（配線）を形成し、ＩＩ
Ｌを完成する。
実施例２で述べ九本発明によれば、前掲実施例１におけ
る諸効果と同様の効果が得られ、高速・大容量のＩＩＬ
’を製造することが可能となりた。
る諸効果と同様の効果が得られ、高速・大容量のＩＩＬ
’を製造することが可能となりた。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
本発明はＩＩＬ（一つの基板上でリニア回路と共存する
場合を含める）、バイポーラメモリー等の極微細（たと
えば２μｍ）プロセスに適用した場合にもつとも有効で
ある。
場合を含める）、バイポーラメモリー等の極微細（たと
えば２μｍ）プロセスに適用した場合にもつとも有効で
ある。
本発明はＩＩＬ以外にＥＣＬなどグラフトベースを有す
るトランジスタメモリにも同様に適用できる。
るトランジスタメモリにも同様に適用できる。
第１図乃至第５図は本発明の一実施例を示し、グラフト
ベースを有するバイポーラトランジスタープロセスの工
程断面図である。 第６図は第３図で示される実施例工程の変形例を示す工
程断面図である。 第７図乃至第１２図は本発明の他の一実施例を示し、グ
ラフトベースを有するＩＩＬプロセスの工程断面図であ
る。第１３図は第１２図に対応する平面図である。 第１４図乃至第１７図はグラフトベース・プロセスの従
来の一例を示す工程断面図である。 第１８図乃至第２０図はグラフトベース・プロセスの従
来の他の一例を示す工程断面図である。 １１・・・ｎ−型Ｓｌ基体、１２・・・真性ベースＰ−
型層、１３・・・Ｓｉ、Ｎ、膜、１４・・・ＨＬＤ膜、
１５・・・ホトレジスト、１６・・・窓孔、１７・・・
エミッタｎ＋型層、１８・・・ポリＳｉ ＩＩ、１９・
・・ホトレジスト、２０・・・グラフトベースＰａ層、
２１・・・ｓｉｏ、膜。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 ／Ｚ 第 ６ 図 第１３図 第１８図 第１９図 第２０図 Ｚ ／
ベースを有するバイポーラトランジスタープロセスの工
程断面図である。 第６図は第３図で示される実施例工程の変形例を示す工
程断面図である。 第７図乃至第１２図は本発明の他の一実施例を示し、グ
ラフトベースを有するＩＩＬプロセスの工程断面図であ
る。第１３図は第１２図に対応する平面図である。 第１４図乃至第１７図はグラフトベース・プロセスの従
来の一例を示す工程断面図である。 第１８図乃至第２０図はグラフトベース・プロセスの従
来の他の一例を示す工程断面図である。 １１・・・ｎ−型Ｓｌ基体、１２・・・真性ベースＰ−
型層、１３・・・Ｓｉ、Ｎ、膜、１４・・・ＨＬＤ膜、
１５・・・ホトレジスト、１６・・・窓孔、１７・・・
エミッタｎ＋型層、１８・・・ポリＳｉ ＩＩ、１９・
・・ホトレジスト、２０・・・グラフトベースＰａ層、
２１・・・ｓｉｏ、膜。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 ／Ｚ 第 ６ 図 第１３図 第１８図 第１９図 第２０図 Ｚ ／
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面に真性ベースとなる低濃度不純物
ドープ層を形成し、この上にマスク材を形成し、そのマ
スク材の一部にあけた窓孔を通して上記基体の表面の一
部にエミッタとなる高濃度不純物拡散層を形成し、次い
で上記マスク材の段差を利用して上記エミッタ上に多結
晶半導体膜を形成した後、上記多結晶半導体膜をマスク
として上記基体表面に不純物を導入して自己整合的にグ
ラフトベースとなる高濃度不純物拡散層を形成すること
を特徴とするグラフトベースを有する半導体装置の製造
法。 ２、上記半導体基体の表面はｎ型シリコンよりなり、上
記真性ベース及びグラフトベースはＰ型シリコン層より
なるとともに上記エミッタはｎ型シリコン層よりなる特
許請求の範囲第１項に記載の半導体装置の製造法。 ３、上記半導体装置はバイポーラｎｐｎトランジスタで
ある特許請求の範囲第２項に記載のグラフトベースを有
する半導体装置の製造法。 ４、上記半導体装置はＩＩＬ（注入集積論理）における
逆方向ｎｐｎトランジスタであって、そのコレクタ（マ
ルチコレクタ）が上記エミッタに相当するものである特
許請求の範囲第２項に記載のグラフトベースを有する半
導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058333A JPS61218168A (ja) | 1985-03-25 | 1985-03-25 | グラフトベ−スを有する半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058333A JPS61218168A (ja) | 1985-03-25 | 1985-03-25 | グラフトベ−スを有する半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61218168A true JPS61218168A (ja) | 1986-09-27 |
Family
ID=13081381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058333A Pending JPS61218168A (ja) | 1985-03-25 | 1985-03-25 | グラフトベ−スを有する半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61218168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217317A (ja) * | 2000-02-07 | 2001-08-10 | Sony Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-03-25 JP JP60058333A patent/JPS61218168A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217317A (ja) * | 2000-02-07 | 2001-08-10 | Sony Corp | 半導体装置およびその製造方法 |
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