JP2579999B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路の形成に適用し特に有効な
技術に関するもので、さらに詳しくは、高速バイポート
ランジスタの製造に利用して有効な技術に関するもので
ある。
技術に関するもので、さらに詳しくは、高速バイポート
ランジスタの製造に利用して有効な技術に関するもので
ある。
［従来の技術］ SEPT（Selective Etching of Polysilicon Technog
y）に代表されるSST（Super Self−aligned Process Te
chnology）によって製造される半導体装置にあっては、
ベース接触穴外側にMIS（Metal Insulator Semiconduct
or）構造のコンデンサが形成される。このようなSSTバ
イポーラトランジスタについては1986年４月発行IEEE
「TRNSACTIONS ON ELECTRON DEVICES」Vol.ED−33,No4
p526〜p531および特公昭55−27469号に記載されてい
る。その概要を説明すれば以下のとおりである。
y）に代表されるSST（Super Self−aligned Process Te
chnology）によって製造される半導体装置にあっては、
ベース接触穴外側にMIS（Metal Insulator Semiconduct
or）構造のコンデンサが形成される。このようなSSTバ
イポーラトランジスタについては1986年４月発行IEEE
「TRNSACTIONS ON ELECTRON DEVICES」Vol.ED−33,No4
p526〜p531および特公昭55−27469号に記載されてい
る。その概要を説明すれば以下のとおりである。
第４図にはSEPTによって製造されたバイポーラトラン
ジスタが示されており、Ｅはエミッタ、Ｂはベース、Ｃ
はコレクタをそれぞれ表わしている。
ジスタが示されており、Ｅはエミッタ、Ｂはベース、Ｃ
はコレクタをそれぞれ表わしている。
このバイポーラトランジスタにあっては、ベース接触
穴が素子領域の内側に形成され、ベース領域１の一部を
構成するグラフトベース1aにコンタクトするベース引出
し電極２がSiO2膜３およびSi3N4膜４を介してコレクタ
領域５に対峙されている。その結果、第５図に示すよう
にベース引出し電極２、絶縁膜（SiO2膜3,Si3N4膜４）
およびコレクタ領域５の間でMIS構造のコンデンサが構
成されることになる。なお、第４図において符号６はエ
ミッタ領域を表わしている。
穴が素子領域の内側に形成され、ベース領域１の一部を
構成するグラフトベース1aにコンタクトするベース引出
し電極２がSiO2膜３およびSi3N4膜４を介してコレクタ
領域５に対峙されている。その結果、第５図に示すよう
にベース引出し電極２、絶縁膜（SiO2膜3,Si3N4膜４）
およびコレクタ領域５の間でMIS構造のコンデンサが構
成されることになる。なお、第４図において符号６はエ
ミッタ領域を表わしている。
［発明が解決しようとする課題］ ところで、上記のようなバイポーラトランジスタにお
けるコレクタ・ベース間容量（Cjc）は、真性ベース容
量とグラフトベース容量のMIS容量との和で表わされ、
このうちグラフトベース容量とのMIS容量とがコレクタ
・ベース間容量の大部分を占め、それらがバイポーラト
ランジスタの高速化の阻害となっていた。したがって、
例えばMIS容量の低減を図り、バイポーラトランジスタ
の高速化を図ることが望まれるが、MISコンデンサにお
いては絶縁膜直下に形成される空乏層の厚さが絶縁膜の
厚さに大きく依存するため、MIS容量を低減することは
困難であった。
けるコレクタ・ベース間容量（Cjc）は、真性ベース容
量とグラフトベース容量のMIS容量との和で表わされ、
このうちグラフトベース容量とのMIS容量とがコレクタ
・ベース間容量の大部分を占め、それらがバイポーラト
ランジスタの高速化の阻害となっていた。したがって、
例えばMIS容量の低減を図り、バイポーラトランジスタ
の高速化を図ることが望まれるが、MISコンデンサにお
いては絶縁膜直下に形成される空乏層の厚さが絶縁膜の
厚さに大きく依存するため、MIS容量を低減することは
困難であった。
本発明は、かかる点に鑑みなされたもので、コレクタ
・ベース間容量を低減し、バイポーラトランジスタの高
速化を図ることを目的としている。
・ベース間容量を低減し、バイポーラトランジスタの高
速化を図ることを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。本発明に係る半
導体装置の製造方法では、素子間分離用絶縁膜によって
第１導電型の半導体基板主面の各素子領域を分離し、前
記素子領域の表面に酸化珪素膜、窒化珪素膜、多結晶珪
素膜、酸化珪素膜、窒化珪素膜を順次形成し、この上に
パターン形成したフォトレジストおよび被膜をマスクと
して、その直下の窒化珪素膜を選択的にエッチングし、
前記フォトレジスト被膜及びその直下の窒化珪素膜をマ
スクとして、前記多結晶珪素膜及び前記半導体基板主面
に第２導電型不純物のイオン打込みを行ない、前記窒化
珪素膜を再びマスクとして用い、直下の酸化珪素膜に等
方性のエッチングを行い、前記酸化珪素膜をサイドエッ
チングした後に、マスクとして用いた窒化珪素膜を除去
し、前記サイドエッチングを行なった酸化珪素膜をマス
クとして、ノンドープ多結晶珪素膜を選択的に除去する
エッチングを直下の多結晶珪素膜に行ない、ドープ多結
晶珪素膜及び前記マスク直下のノンドープ多結晶珪素膜
を残存させ、前記ノンドープ多結晶珪素膜及びドープ多
結晶珪素膜をマスクとして直下の窒化珪素膜をエッチン
グした後に、残存しているノンドープ多結晶珪素膜を選
択的に除去し、前記窒化珪素膜をマスクとして直下の酸
化珪素膜を選択的にエッチング除去して半導体基板主面
を部分的に露出させ、 ノンドープ多結晶珪素膜を全面に堆積させてアニール
を行ない、前記ドープ多結晶珪素膜からの拡散によっ
て、前記ノンドープ多結晶珪素膜にマスクされて残存し
たエミッタ穴開口部分となる窒化珪素膜の中心部分を除
いたノンドープ多結晶珪素膜をドープ多結晶珪素膜と
し、前記部分的に露出した半導体基板主面から拡散する
不純物によってグラフトベース領域を形成し、前記エミ
ッタ穴開口部分となるノンドープ多結晶珪素膜を選択的
に除去し、前記ドープ多結晶珪素膜の表面酸化を行な
い、前記窒化珪素膜及び酸化珪素膜のエミッタ穴開口と
なる部分をエッチング除去した後に、エミッタ電極とな
る多結晶珪素膜を堆積させたものである。
要を説明すれば、下記のとおりである。本発明に係る半
導体装置の製造方法では、素子間分離用絶縁膜によって
第１導電型の半導体基板主面の各素子領域を分離し、前
記素子領域の表面に酸化珪素膜、窒化珪素膜、多結晶珪
素膜、酸化珪素膜、窒化珪素膜を順次形成し、この上に
パターン形成したフォトレジストおよび被膜をマスクと
して、その直下の窒化珪素膜を選択的にエッチングし、
前記フォトレジスト被膜及びその直下の窒化珪素膜をマ
スクとして、前記多結晶珪素膜及び前記半導体基板主面
に第２導電型不純物のイオン打込みを行ない、前記窒化
珪素膜を再びマスクとして用い、直下の酸化珪素膜に等
方性のエッチングを行い、前記酸化珪素膜をサイドエッ
チングした後に、マスクとして用いた窒化珪素膜を除去
し、前記サイドエッチングを行なった酸化珪素膜をマス
クとして、ノンドープ多結晶珪素膜を選択的に除去する
エッチングを直下の多結晶珪素膜に行ない、ドープ多結
晶珪素膜及び前記マスク直下のノンドープ多結晶珪素膜
を残存させ、前記ノンドープ多結晶珪素膜及びドープ多
結晶珪素膜をマスクとして直下の窒化珪素膜をエッチン
グした後に、残存しているノンドープ多結晶珪素膜を選
択的に除去し、前記窒化珪素膜をマスクとして直下の酸
化珪素膜を選択的にエッチング除去して半導体基板主面
を部分的に露出させ、 ノンドープ多結晶珪素膜を全面に堆積させてアニール
を行ない、前記ドープ多結晶珪素膜からの拡散によっ
て、前記ノンドープ多結晶珪素膜にマスクされて残存し
たエミッタ穴開口部分となる窒化珪素膜の中心部分を除
いたノンドープ多結晶珪素膜をドープ多結晶珪素膜と
し、前記部分的に露出した半導体基板主面から拡散する
不純物によってグラフトベース領域を形成し、前記エミ
ッタ穴開口部分となるノンドープ多結晶珪素膜を選択的
に除去し、前記ドープ多結晶珪素膜の表面酸化を行な
い、前記窒化珪素膜及び酸化珪素膜のエミッタ穴開口と
なる部分をエッチング除去した後に、エミッタ電極とな
る多結晶珪素膜を堆積させたものである。
［作用］ 上記した本発明によれば、サイドエッチングを利用し
たセルフアラインによってベース、エミッタを形成する
ことが可能であり、かつ、酸化珪素膜及び窒化珪素膜を
介してベース引出し電極とベース領域とが対峙している
ので、MISコンデンサが形成されず、コレクタ・ベース
間容量を低減し、バイポーラトランジスタの高速化を図
るという上記目的が達成される。
たセルフアラインによってベース、エミッタを形成する
ことが可能であり、かつ、酸化珪素膜及び窒化珪素膜を
介してベース引出し電極とベース領域とが対峙している
ので、MISコンデンサが形成されず、コレクタ・ベース
間容量を低減し、バイポーラトランジスタの高速化を図
るという上記目的が達成される。
［実施例］ 以下、本発明に係る半導体装置の実施例を図面に基づ
いて説明する。
いて説明する。
第１図には実施例に係るバイポーラトランジスタが示
されている。
されている。
同図のバイポーラトランジスタはSEPTによって製造さ
れたバイポーラトランジスタであって、Ｅはエミッタ、
Ｂはベース、Ｃはコレクタをそれぞれ表わしている。、 このバイポーラトランジスタは素子領域とエミッタ領
域11とが非セルフアラインで形成されている。そして、
このバイポーラトランジスタにおいては、ベース接触穴
の全部又は一部が素子領域の内側に形成されると共に、
ベース領域12が素子分離領域にまで亘って延設されてい
る。つまり、MIS構造の絶縁膜を構成するSiO2膜13およ
びSi3N4膜14直下がベース領域12の一部を構成する低濃
度半導体領域12aとなっており、この低濃度半導体領域1
2aはグラフトベース12bに連設されている。なお、同図
において符号24はベース引出し電極を表わしている。
れたバイポーラトランジスタであって、Ｅはエミッタ、
Ｂはベース、Ｃはコレクタをそれぞれ表わしている。、 このバイポーラトランジスタは素子領域とエミッタ領
域11とが非セルフアラインで形成されている。そして、
このバイポーラトランジスタにおいては、ベース接触穴
の全部又は一部が素子領域の内側に形成されると共に、
ベース領域12が素子分離領域にまで亘って延設されてい
る。つまり、MIS構造の絶縁膜を構成するSiO2膜13およ
びSi3N4膜14直下がベース領域12の一部を構成する低濃
度半導体領域12aとなっており、この低濃度半導体領域1
2aはグラフトベース12bに連設されている。なお、同図
において符号24はベース引出し電極を表わしている。
次に、第１図および第２図（Ａ）〜（Ｆ）を用いて上
記バイポーラトランジスタの製造方法を説明する。
記バイポーラトランジスタの製造方法を説明する。
先ずP-型Si基板15上にSiO2膜を形成してから、このSi
O膜の適当な位置に埋込拡散層用のパターンの穴を開
け、このSiO2膜をマスクとして、ひ素（AS）もしくはア
ンチモン（Sb）等のＮ型不純物を熱拡散してN+型埋込層
16を形成する。そして、マスクとされた上記SiO2膜を除
去してからエピタキシャル成長法によりＮ型エピタキシ
ャル層17を全面的に成長させる。その後、エピタキシャ
ル層17の表面を酸化させた後Si3N4をCVD（Chemical Vap
or Deposition）法によって形成し、アイソレーション
・パターン形成用のフォトレジスト加工を行ない、SiO2
/Si3N4膜のエッチングを行なう。そして、残りのSi3N4
膜をマスクとしてエピタキシャル層17のエッチングを行
なう。次いで、チャネル防止用のP+型チャネルストッパ
18をボロンのイオンインプランテーション・アニールを
通じて形成する。その後、選択酸化を行なってアイソレ
ーション用のSiO2膜13を形成する。なお、ここではアイ
ソプレーナ法を用いてSiO膜13を形成したが、溝充填法
等を用いてCVD膜等のSiO2膜13を形成しても良いことは
勿論である。
O膜の適当な位置に埋込拡散層用のパターンの穴を開
け、このSiO2膜をマスクとして、ひ素（AS）もしくはア
ンチモン（Sb）等のＮ型不純物を熱拡散してN+型埋込層
16を形成する。そして、マスクとされた上記SiO2膜を除
去してからエピタキシャル成長法によりＮ型エピタキシ
ャル層17を全面的に成長させる。その後、エピタキシャ
ル層17の表面を酸化させた後Si3N4をCVD（Chemical Vap
or Deposition）法によって形成し、アイソレーション
・パターン形成用のフォトレジスト加工を行ない、SiO2
/Si3N4膜のエッチングを行なう。そして、残りのSi3N4
膜をマスクとしてエピタキシャル層17のエッチングを行
なう。次いで、チャネル防止用のP+型チャネルストッパ
18をボロンのイオンインプランテーション・アニールを
通じて形成する。その後、選択酸化を行なってアイソレ
ーション用のSiO2膜13を形成する。なお、ここではアイ
ソプレーナ法を用いてSiO膜13を形成したが、溝充填法
等を用いてCVD膜等のSiO2膜13を形成しても良いことは
勿論である。
以下、バイポーラトランジスタのアクティブ領域の製
造を中心に説明する。
造を中心に説明する。
上記のようにしてアイソレーション用SiO2膜13を形成
した後、その表面上にSi3N4膜14、ノンドープ多結晶Si1
9、SiO2膜20およびSi3N4膜21を順次形成し、フォトレジ
ストを塗布して、光触刻法によって素子領域となる部分
の上にエミッタ情報を有するフォトレジスト被膜22を形
成する。
した後、その表面上にSi3N4膜14、ノンドープ多結晶Si1
9、SiO2膜20およびSi3N4膜21を順次形成し、フォトレジ
ストを塗布して、光触刻法によって素子領域となる部分
の上にエミッタ情報を有するフォトレジスト被膜22を形
成する。
次に、このフォトレジスト22をマスクとしてその直下
のSi3N4膜21を選択的にエッチングし、上記フォトレジ
スト被膜22および残りのSi3N421をマスクとしてボロン
（Ｂ）をイオンインプランテーションし、レジスト被膜
22を除去した後アニールを施す。これにより、マスク外
方部分がボロンドープ多結晶Si19a（ノンドープ多結晶S
i19と区別するため符号19aを用いる）となり、一方、マ
スク下側にはそのままノンドープ多結晶Si19が残ること
になる。また、そのとき同時にエピタキシャル層17内に
もセルフアラインでベース領域12の一部を構成するP-型
半導体領域12aを形成して第２図（Ａ）の状態となる。
なお、この場合のP-型半導体領域12aの形成は、ボロン
のイオンインプランテーションのエネルギを考慮して一
時に行なうか、またはエネルギを変化させて複数回のス
テップに分けて行なうことによりなされる。
のSi3N4膜21を選択的にエッチングし、上記フォトレジ
スト被膜22および残りのSi3N421をマスクとしてボロン
（Ｂ）をイオンインプランテーションし、レジスト被膜
22を除去した後アニールを施す。これにより、マスク外
方部分がボロンドープ多結晶Si19a（ノンドープ多結晶S
i19と区別するため符号19aを用いる）となり、一方、マ
スク下側にはそのままノンドープ多結晶Si19が残ること
になる。また、そのとき同時にエピタキシャル層17内に
もセルフアラインでベース領域12の一部を構成するP-型
半導体領域12aを形成して第２図（Ａ）の状態となる。
なお、この場合のP-型半導体領域12aの形成は、ボロン
のイオンインプランテーションのエネルギを考慮して一
時に行なうか、またはエネルギを変化させて複数回のス
テップに分けて行なうことによりなされる。
次いで、Si3N421をマスクにして等方性ドライエッチ
ングや弗酸系のウェットエッチングによりその下側のSi
O2膜20をエッチングする。このとき、第２図（Ｂ）のご
とくサイドエッチングが行なわれるようにする。したが
って、マスクとなったSi3N421よりもひとまわり小さな
セルフアラインのSiO2膜20が上記Si2N4膜21の下側に残
ることになる。
ングや弗酸系のウェットエッチングによりその下側のSi
O2膜20をエッチングする。このとき、第２図（Ｂ）のご
とくサイドエッチングが行なわれるようにする。したが
って、マスクとなったSi3N421よりもひとまわり小さな
セルフアラインのSiO2膜20が上記Si2N4膜21の下側に残
ることになる。
それからマスクとなったSi3N4膜21を除去し、その下
側に位置した残部のSiO2膜20をマスクとしてヒドラジン
によりノンドープ多結晶Si19の選択エッチングを行なう
ことにより、その下側のSi3N4膜14の一部が露出して、
第２図（Ｃ）の状態になる。
側に位置した残部のSiO2膜20をマスクとしてヒドラジン
によりノンドープ多結晶Si19の選択エッチングを行なう
ことにより、その下側のSi3N4膜14の一部が露出して、
第２図（Ｃ）の状態になる。
その後、マスクとした上記SiO2膜20を除去してから、
露出するSi3N4膜14を、ノンドープ多結晶Si19とボロン
ドープ多結晶Si19aをマスクとしてエッチングした後、
マスクとされたノンドープ多結晶Si19をヒドラジン等に
より除去して第２図（Ｄ）の状態となる。
露出するSi3N4膜14を、ノンドープ多結晶Si19とボロン
ドープ多結晶Si19aをマスクとしてエッチングした後、
マスクとされたノンドープ多結晶Si19をヒドラジン等に
より除去して第２図（Ｄ）の状態となる。
次いで、Si3N4膜14をマスクとしてSiO2膜13をエッチ
ングし、ノンドープ多結晶Si23を堆積させてアニールを
施す。すると、ボロンドープ多結晶Si19aからの拡散が
起こり、ノンドープ多結晶Si23はエミッタ穴開口部を除
いてボロンドープSi23aに変じる。次いで、ヒドラジン
を用いてノンドープ多結晶Si23をエッチングした後、ベ
ース引出し電極24（第１図）となるボロンドープ多結晶
Si19,23aをエッチングする（第２図（Ｅ））。
ングし、ノンドープ多結晶Si23を堆積させてアニールを
施す。すると、ボロンドープ多結晶Si19aからの拡散が
起こり、ノンドープ多結晶Si23はエミッタ穴開口部を除
いてボロンドープSi23aに変じる。次いで、ヒドラジン
を用いてノンドープ多結晶Si23をエッチングした後、ベ
ース引出し電極24（第１図）となるボロンドープ多結晶
Si19,23aをエッチングする（第２図（Ｅ））。
そして、ボロンドープ多結晶Si23a,19aの表面酸化を
行なった後、エミッタ穴開口部分のSi3N4膜14,SiO膜13
をエッチングする。その後、エミッタ電極用ノンドープ
多結晶Siを堆積させ、ボロンをイオンインプランテーシ
ョンしてアニールを施す。これによりベース拡散が行な
われ、ベース領域12が形成される。次いで、ひ素をイオ
ンインプランテーションしてアニールを施す。これによ
りエミッタ拡散がなされ、エミッタ領域11となる半導体
領域が形成される。
行なった後、エミッタ穴開口部分のSi3N4膜14,SiO膜13
をエッチングする。その後、エミッタ電極用ノンドープ
多結晶Siを堆積させ、ボロンをイオンインプランテーシ
ョンしてアニールを施す。これによりベース拡散が行な
われ、ベース領域12が形成される。次いで、ひ素をイオ
ンインプランテーションしてアニールを施す。これによ
りエミッタ拡散がなされ、エミッタ領域11となる半導体
領域が形成される。
その後、多結晶Siをエッチングしてエミッタ電極24を
形成する。
形成する。
なお、上記実施例では、バイポーラトランジスタのア
クティブ領域の製造工程を主に説明し、コレクタ領域た
るN+型埋込層に接続されるコレクタ引出し口の形成工程
を省略して説明したが、コレクタ引出し口たるN+半導体
領域は、上記実施例のプロセスにおける適当な位置で、
イオン打ち込み法等によって素子領域の側法にSiO2膜13
を隔ててN+型埋込層16に達するように形成される。
クティブ領域の製造工程を主に説明し、コレクタ領域た
るN+型埋込層に接続されるコレクタ引出し口の形成工程
を省略して説明したが、コレクタ引出し口たるN+半導体
領域は、上記実施例のプロセスにおける適当な位置で、
イオン打ち込み法等によって素子領域の側法にSiO2膜13
を隔ててN+型埋込層16に達するように形成される。
上記した構造のバイポーラトランジスタによれば、Si
O2膜13およびSi3N4膜14を介してベース引出し電極24と
ベース領域12とが対峙しているので、MISコンデンサが
形成されず、MISコンデンサの存在に起因するコレクタ
・ベース容量の増加はなく、一方、MIS構造を構成する
絶縁膜の下側に位置するベース領域12とエピタキシャル
層17（コレクタ領域）との接合部に空乏層が新たに形成
されるが、12aは低濃度半導体領域となっているため、
この低濃度半導体領域12aに逆バイアスが加わった場合
第３図に破線で示す如くその接合面より上下方に空乏層
が延び、従来のMISコンデンサのときよりも空乏層が拡
大されるという作用によって、容量が低減され、その結
果、コレクタ・ベース容量が全体として低減されること
になる。
O2膜13およびSi3N4膜14を介してベース引出し電極24と
ベース領域12とが対峙しているので、MISコンデンサが
形成されず、MISコンデンサの存在に起因するコレクタ
・ベース容量の増加はなく、一方、MIS構造を構成する
絶縁膜の下側に位置するベース領域12とエピタキシャル
層17（コレクタ領域）との接合部に空乏層が新たに形成
されるが、12aは低濃度半導体領域となっているため、
この低濃度半導体領域12aに逆バイアスが加わった場合
第３図に破線で示す如くその接合面より上下方に空乏層
が延び、従来のMISコンデンサのときよりも空乏層が拡
大されるという作用によって、容量が低減され、その結
果、コレクタ・ベース容量が全体として低減されること
になる。
また、上記した構造のバイポーラトランジスタによれ
ば、低濃度半導体領域12aはベース接触穴外側に位置す
るため、真性ベースの浅接合に影響を与えず、しかもベ
ース抵抗の増加も回避できる。
ば、低濃度半導体領域12aはベース接触穴外側に位置す
るため、真性ベースの浅接合に影響を与えず、しかもベ
ース抵抗の増加も回避できる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
上記では、MIS構造を構成するSiO2膜13,Si3N4膜14の
下側のベース領域12と延設させているが、コレクタ層で
あるエピタキシャル層17の表面濃度を低下させるように
しても良い。この場合にも同様な効果を得ることができ
る。その形成は例えば上記方法と同様にして行なえば良
い。
下側のベース領域12と延設させているが、コレクタ層で
あるエピタキシャル層17の表面濃度を低下させるように
しても良い。この場合にも同様な効果を得ることができ
る。その形成は例えば上記方法と同様にして行なえば良
い。
なお、本デバイス構造を実施できるトランジスタの一
例を第６図（ａ），（ｂ），（ｃ），（ｄ）に示す。た
だし本主旨の範囲内においてベース接触穴長さを制限す
る等さまざまな平面レイアウトも可能である。
例を第６図（ａ），（ｂ），（ｃ），（ｄ）に示す。た
だし本主旨の範囲内においてベース接触穴長さを制限す
る等さまざまな平面レイアウトも可能である。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
本発明に係る半導体装置の製造方法によれば、サイド
エッチングを利用したセルフアラインによってベース、
エミッタを形成することが可能であり、かつ、酸化珪素
膜及び窒化珪素膜を介してベース引出し電極とベース領
域とが対峙しているので、MISコンデンサが形成され
ず、コレクタ・ベース間容量を低減でき、その結果、素
子の高速化を図ることが可能となる。
エッチングを利用したセルフアラインによってベース、
エミッタを形成することが可能であり、かつ、酸化珪素
膜及び窒化珪素膜を介してベース引出し電極とベース領
域とが対峙しているので、MISコンデンサが形成され
ず、コレクタ・ベース間容量を低減でき、その結果、素
子の高速化を図ることが可能となる。
さらに本発明はベース領域をMIS領域の全部又は一部
に限定してもよいし、上記素子分離の一部に限定して使
用してもよい。
に限定してもよいし、上記素子分離の一部に限定して使
用してもよい。
第１図は本発明に係る半導体装置の実施例の縦断面図、 第２図（Ａ）〜（Ｆ）は第１図の半導体装置の製造工程
を示す図、 第３図は第１図の半導体装置の作用説明図、 第４図は従来の半導体装置の縦断面図、 第５図は第４図の半導体装置の作用説明図、 第６図（ａ），（ｂ），（ｃ），（ｄ）は、本発明が適
用可能なレイアウト図である。 12……ベース領域、12a……低濃度半導体領域、13……S
iO2膜、14……Si3N4膜、24……ベース引出し電極。
を示す図、 第３図は第１図の半導体装置の作用説明図、 第４図は従来の半導体装置の縦断面図、 第５図は第４図の半導体装置の作用説明図、 第６図（ａ），（ｂ），（ｃ），（ｄ）は、本発明が適
用可能なレイアウト図である。 12……ベース領域、12a……低濃度半導体領域、13……S
iO2膜、14……Si3N4膜、24……ベース引出し電極。
Claims (1)
- 【請求項１】第１導電型の半導体基板主面に素子間分離
用絶縁膜を設け、各素子領域を分離する工程と、 前記素子領域の表面に酸化珪素膜、窒化珪素膜、多結晶
珪素膜、酸化珪素膜、窒化珪素膜を順次形成する工程
と、 前記上層の窒化珪素膜上にフォトレジスト被膜をパター
ン形成する工程と、 前記フォトレジスト被膜をマスクして、その直下の窒化
珪素膜を選択的にエッチングする工程と、 前記フォトレジスト被膜及びその直下の窒化珪素膜をマ
スクとして用い、前記多結晶珪素膜及び前記半導体基板
主面に第２導電型の不純物のイオン打込みを行なう工程
と、 前記窒化珪素膜を再びマスクとして用い、直下の酸化珪
素膜に等方性のエッチングを行ない、前記酸化珪素膜を
サイドエッチングした後に、マスクとして用いた窒化珪
素膜を除去する工程と、 前記サイドエッチングを行なった酸化珪素膜をマスクと
して用い、直下の多結晶珪素膜にノンドープ多結晶珪素
膜を選択的に除去するエッチングを行ない、ドープ多結
晶珪素膜及び前記マスク直下のノンドープ多結晶珪素膜
を残存させる工程と、 前記ノンドープ多結晶珪素膜及びドープ多結晶珪素膜を
マスクとしての直下の窒化珪素膜をエッチングした後
に、残存しているノンドープ多結晶珪素膜を選択的に除
去する工程と、 前記窒化珪素膜をマスクとして直下の酸化珪素膜を選択
的にエッチング除去して半導体基板主面を部分的に露出
させる工程と、 ノンドープ多結晶珪素膜を全面に堆積させてアニールを
行ない、前記ドープ多結晶珪素膜からの拡散によって、
前記ノンドープ多結晶珪素膜にマスクされて残存したエ
ミッタ穴開口部分となる窒化珪素膜の中心部分を除いた
ノンドープ多結晶珪素膜をドープ多結晶珪素膜とし、前
記部分的に露出した半導体基板主面から拡散する不純物
によってグラフトベース領域を形成する工程と、 前記エミッタ穴開口部分となるノンドープ多結晶珪素膜
を選択的に除去する工程と、 前記ドープ多結晶珪素膜の表面酸化を行なう工程と、 前記窒化珪素膜及び酸化珪素膜のエミッタ穴開口となる
部分をエッチング除去する工程と、 エミッタ電極となる多結晶珪素膜を堆積させる工程とを
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114650A JP2579999B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114650A JP2579999B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286464A JPH01286464A (ja) | 1989-11-17 |
| JP2579999B2 true JP2579999B2 (ja) | 1997-02-12 |
Family
ID=14643117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114650A Expired - Fee Related JP2579999B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2579999B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253664A (ja) * | 1987-04-10 | 1988-10-20 | Sony Corp | バイポ−ラトランジスタ |
-
1988
- 1988-05-13 JP JP63114650A patent/JP2579999B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01286464A (ja) | 1989-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |