JPH0357265A - Manufacture of semiconductor device - Google Patents
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速・高集積が可能なバイボーラ型半導体装置
の製造方法に係り、特にショットキートランジスタの製
造方法に関する．
〔従来の技術〕
近年、バイポーラ型半導体装置の高速化を促進するため
、酸化膜分離、拡散層の浅接合化、ポリシリコンによる
ベース電極の引き出し及び外部ベース領域の低抵抗化等
により接合容量及びヘース抵抗等の低減化が図られてい
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a bibolar type semiconductor device capable of high speed and high integration, and particularly to a method for manufacturing a Schottky transistor. [Prior Art] In recent years, in order to accelerate the speed of bipolar semiconductor devices, junction capacitance and Efforts are being made to reduce Heath resistance, etc.
従来、この種のバイボーラ型ショットキートランジスタ
の製造方法は「特開昭６２ − １４２３５８ Ｊに開
示されるものがあり、この製造方法を第２図により述べ
る．尚、第２図は工程断面図を示す。Conventionally, a method for manufacturing this type of bibolar Schottky transistor is disclosed in Japanese Patent Application Laid-open No. 142358-1983, and this manufacturing method will be described with reference to FIG. 2. FIG. 2 shows a cross-sectional view of the process. show.
先ず、ｎ型シリコン基板１上にフィールド絶縁膜２を選
択的に形成し素子分離を行なう。その後、全面に、酸化
膜３を形成し、公知のホトリソ技術によりベース形成予
定領域及びショットキーバリアダイオード形成予定６１
Ｍｉとなる基Ｆｉｌ上の酸化膜３をエッチング除去す
る（第２図ａ）次に、全面に、多結晶シリコンを堆積し
、この多結晶シリコン中にｐ型不純物をイオン注入する
。First, a field insulating film 2 is selectively formed on an n-type silicon substrate 1 to perform element isolation. Thereafter, an oxide film 3 is formed on the entire surface, and a base formation area and a Schottky barrier diode formation area 61 are formed using known photolithography techniques.
The oxide film 3 on the base Fil, which becomes Mi, is removed by etching (FIG. 2a). Next, polycrystalline silicon is deposited on the entire surface, and p-type impurity ions are implanted into this polycrystalline silicon.
そして、公知のホトリソ技術により外部ベース領域の引
き出しベース電極となる多結晶シリコン膜４及びシ３ッ
トキーバリアダイオードのガードリング領域の形成用膜
となる多結晶シリコン膜２１を残し、他の多結晶シリコ
ンをエッチング除去する．次に、アニールを施し、基板
１表面部に多結晶シリコン膜４からＰ゛不純物をドープ
して外部べ−ス領域５を形成すると同時に、多結晶シリ
コン！ｌ！２１からＰ゛不純物をドープしてガードリン
グ領域２０を夫々形成する（第２図ｂ）．
その後、全面に酸化膜６を形成する．次に、公知のホト
リソ技術によりショフトキーバリアダイオード形成予定
領域となる基板ｌ上及び多結晶シリコンＭ２１上並びに
ガードリング領域２０上を図示略すレジストで被い、こ
のレジストをマスクとして、Ｐ゛不純物をイオン注入し
、アニールすることにより基板１表面部の外部ベース領
域５間に内部ベース頷域マを形成する（第２図Ｃ）その
後、全面に、公知のＣｖＤ法により酸化膜９を形成する
．次に、公知のホトリソ技術によりエミフタ形成予定領
域の内部ベース領域７上の酸化膜６及び酸化膜９をエッ
チング除去する．次いで、全面に、多結晶シリコン層１
０を堆積し、続いて、この多結晶シリコン層１０中にｎ
゛不純物をイオン注入する．そして、上記不純物がドー
プされた多結晶シリコンＮ１０を、公知のホトリソ技術
ヲ用いてエッチングし、上記基板１のエミッタ形成予定
領域上にのみ残す．更に、アニールを行ない、多結晶シ
リコン層１０からｎ゜不純物を内部ベース領域７内にド
ーピングして、エミンタ領域１ｌを形成する（第２図ｄ
）
しかる後、全面に、図示略すレジストを塗布し、レジス
トと酸化１！９とを、酸化膜９の一部が残るようにエッ
チバンクし、酸化膜９表面を平坦化する．次に、公知の
ホトリソ技術によりベース領域５，７とコンタクトをと
るため、多結晶シリコン膜４上の酸化膜６．９をエッチ
ング除去する、又、このとき同時に、シッフトキーバリ
アダイオード形成領域となる基板ｌ上の酸化膜６．９及
び多結晶シリコン膜２１上の酸化膜６、９もエッチング
除去する．そして、全面にアルξニウムを蒸着し、この
アルミニウムを公知のホトリソ技術によりエッチングし
て、ベース電極１３及び工稟ンタ電極ｌ４並びにショッ
トキーバリアダイオード電極２２を夫々形成し、バイポ
ーラ型ショットキートランジスタを完威していた（第２
図ｅ）．〔発明が解決しようとする課題〕
然し乍ら、上述した従来方法においては、外部ベース領
域５の面積は、Ｐ゛型多結晶シリコン膜４と基板１表面
との接触面積及びアニール条件により決定され、特に多
結晶シリコン膜４と基Ｆｉ１との接触面積は、多結晶シ
リコン膜４のパターン形成時におけるホトリソ技術の合
せ精度に依存するため、ベース面積を微細化することが
難しく、このため、ベース・コレクタ接合容量が大きく
なり、動作速度が遅くなるという問題点があった．本発
明の目的は、上述の問題点に鑑み、ベース・コレクタ接
合容量を小さくし、動作速度の優れた半導体装置の製造
方法を提供するものである。Then, by using a known photolithography technique, a polycrystalline silicon film 4 that will become an extraction base electrode for an external base region and a polycrystalline silicon film 21 that will become a film for forming a guard ring region of a shutter key barrier diode are left, and other polycrystalline silicon films are Etch away the silicon. Next, annealing is performed to dope the polycrystalline silicon film 4 with P impurities on the surface of the substrate 1 to form an external base region 5, and at the same time, the polycrystalline silicon film 4 is doped with P impurity. l! Guard ring regions 20 are formed by doping P impurities from 21 to 21 (FIG. 2b). Thereafter, an oxide film 6 is formed over the entire surface. Next, using a well-known photolithography technique, the substrate l, the polycrystalline silicon M21, and the guard ring region 20, which are the areas where the Schottky barrier diode is to be formed, are covered with a resist (not shown), and using this resist as a mask, the P impurity is added. By implanting ions and annealing, an internal base region is formed between the external base regions 5 on the surface of the substrate 1 (FIG. 2C). Thereafter, an oxide film 9 is formed on the entire surface by a known CvD method. Next, the oxide film 6 and the oxide film 9 on the internal base region 7 in the area where the emifter is to be formed are etched away using a known photolithography technique. Next, a polycrystalline silicon layer 1 is applied to the entire surface.
0 is deposited, and then n is deposited in this polycrystalline silicon layer 10.
゛Ion implantation of impurities. Then, the polycrystalline silicon N10 doped with the impurity is etched using a known photolithography technique, leaving only the region of the substrate 1 where the emitter is to be formed. Furthermore, annealing is performed to dope n° impurities from the polycrystalline silicon layer 10 into the internal base region 7 to form an emitter region 1l (FIG. 2d).
) Thereafter, a resist (not shown) is applied to the entire surface, and the resist and oxide 1!9 are etch-banked so that a part of the oxide film 9 remains, and the surface of the oxide film 9 is flattened. Next, the oxide film 6.9 on the polycrystalline silicon film 4 is etched away in order to make contact with the base regions 5 and 7 using a known photolithography technique. The oxide film 6.9 on the substrate l and the oxide films 6 and 9 on the polycrystalline silicon film 21 are also removed by etching. Then, aluminum ξnium is vapor-deposited on the entire surface, and this aluminum is etched using a known photolithography technique to form a base electrode 13, an intermediate electrode 14, and a Schottky barrier diode electrode 22, respectively, thereby forming a bipolar Schottky transistor. It was in full swing (2nd
Figure e). [Problems to be Solved by the Invention] However, in the conventional method described above, the area of the external base region 5 is determined by the contact area between the P' type polycrystalline silicon film 4 and the surface of the substrate 1 and the annealing conditions. Since the contact area between the polycrystalline silicon film 4 and the base Fi1 depends on the alignment accuracy of the photolithography technique during pattern formation of the polycrystalline silicon film 4, it is difficult to miniaturize the base area. The problem was that the junction capacitance increased and the operating speed became slower. SUMMARY OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to provide a method for manufacturing a semiconductor device with a reduced base-collector junction capacitance and excellent operating speed.
本発明は上述した目的を達成するため、第１導電型の半
導体基板上に、第１酸化膜、第２導電型の不純物を含む
第１多結晶シリコン膜及び窒化膜を順次積層形成する工
程と、上記窒化膜、上記第１多結晶シリコン膜及び上記
第１酸化膜を順次エッチングして、上記窒化膜のパター
ン幅が上記第１多結晶シリコン膜及び上記第１酸化膜の
パターン幅より大きくなるようにパターニングする工程
と、上記窒化膜、上記第１多結晶シリコン膜及び上記第
１酸化膜を含む上記基板上に、第２多結晶シリコン膜を
被着形成する工程と、上記第２多結晶シリコン膜をエッ
チングして、上記窒化膜の下にのみ上記第２多結晶シリ
コン膜を残存させる工程と、上記窒化膜をマスクとして
、上記第２多結晶シリコン膜を含む上記基板上に、第２
酸化膜を被着形成する工程と、次に、上記基板表面部の
ベース形成予定領域にのみ第２導電型の不純物をイオン
注入した後、アニールを施し、内部ベース領域を形成す
ると同時に、上記アニールにより、上記第１多結晶シリ
コン膜の上記第２導電型の不純物を、上記第２多結晶シ
リコン膜を通して上記基板表面部に拡散し、上記内部ベ
ース領域の外側に接する外部ベース領域を形成すると共
に、同様に上記第２導電型の不純物を拡散して上記基板
表面部のショフトキーバリアダイオード形成予定領域に
シッフトキーバリアダイオードのガードリング領域を形
成する工程と、上記窒化膜及び上記第２酸化膜上に、第
３酸化膜を被着形成する工程と、上記第２及び第３酸化
膜をエッチングして、上記窒化膜下に上記第２及び第３
ｗＩ化膜を残すようにして上記内部ベース領域上を開孔
する工程と、上記第２及び第３酸化膜の開孔部に第Ｉ導
電型の不純物を含む第３多結晶シリコン膜を形成し、上
記内部ベース領域表面部に上記第３多結晶シリコン膜の
上記不純物を拡散して、第１導電型の拡散層を形成する
工程と、しかる後、上記第３多結晶シリコン膜上にエミ
ソタ１ｔ極、上記第１多結晶シリコン膜の部分上にベー
ス１ｔ極、シｇットキーバリアダイオード形成領域上に
ショットキーバリアダイオードｔａｉ及びコレクタ領域
上にコレクタ電極を夫々形成する工程とを含むものであ
る．〔作 用〕
本発明においては、外部ベース領域及びガードリング領
域形成のための第２多結晶シリコン膜が窒化膜の下にお
いてセルファラインで形成される．従って、第２多結晶
シリコン膜はホトリソ技術の合せ精度に関係なく形成さ
れるので、ベース面積及びシッントキーバリアダイオー
ド領域の縮小化が容易となる．
〔実施例〕
本発明方法に係る一実施例を第Ｉ図に基づいて説明する
．尚、第１図は工程断面図を示す．先ず、Ｐ型半導体基
板１０１上に、選択的にＮ型不純物を拡散してＮ゜型埋
め込み層１０２を形成する．次に、上記埋め込み層１０
２の周りにチャネルストッパ用のＰ゛型拡散層１０３を
形成する．そして、これら埋め込み層１０２及び拡散層
１０３上に、Ｎ一型エビタキシャル層１０４を成長させ
、このエビタキシャル層１０４上に、酸化Ｍ１０１と図
示略す窒化膜を順次積層形成する．その後、公知のホト
リソ技術により酸化膜１０７及び窒化膜を選択的に開孔
し、かかる酸化膜１０７及び窒化膜をマスクとして、こ
れらの開札部におけるエビタキシャル層１０４に素子分
離用の比較的厚膜の酸化膜１０５を形成する．その後、
上記窒化膜を除去した後、エビタキシャルＪｉｌ０４の
所定部にコレクタ頚域となるＮ゛型拡敗Ｎ１０６を形成
する （第 ｌ 図 ａ）ｅ
次に、上記酸化膜１０７を除去した後、全面に、５００
〜１０００人厚程度の酸化膜１０８を形成し、この上に
、公知のＣＶＤ法により２０００〜３０００人厚程度の
多結晶シリコン膜１０９を形成する。そして、この多結
晶シリコン膜１０９中にＰ型不純物をイオン注入する，
更に、この多結晶シリコン膜１０９上に、公知のＣＶＤ
法により１０００〜２０００人厚程度の窒化膜１１０を
形成する（第１図ｂ）．その後、公知のホトリソ技術に
よりベース［極引き出し口となる領域及びショットキー
バリアダイオードのガードリング形ｒＩｉ．領域となる
部分上をレジスト１１１で被い、このレジスト１１１を
マ，スクとして、窒化膜ｌ１０、多結晶シリコン膜１０
９及び酸化膜１０日を順次エッチングし、べ一ス電極引
き出し口となる領域の酸化ａｔｏｓａ、多結晶シリコン
膜１０９ａ及び窒化膜１１０ａ、更には、ショソトキー
バリアダイオードのガードリング形成領域となる部分の
酸化膜１０８ｂ，多結晶シリコン膜１０９ｂ及び窒化膜
１１０ｂを夫々形成する．但し、この場合、多結晶シリ
コンＩＩＩＯ９ａ，ｌ０９ｂ及び酸化膜ＩＱ８ａ１０８
ｂのパターン幅は、窒化膜１１０ａ， １１０ｂのパタ
ーン幅より０．８〜１．６μ程度小さくなるようにする
（第Ｉ ＶＡ ｃ ） ，
続いて、上記レジスト１１１を除去し、公知のＣＶＤ法
により、全面に、１０００ 〜２０００ Ａ厚程度の多
結晶シリコン膜１１２を被着形成する（第１図ｄ）．
次いで、反応性イオンエッチングにより窒化膜１１０ａ
，１１０ｂが露出する迄上記多結晶シリコン膜１１２を
エッチングし、更に、等方性エッチングにより窒化ＩＩ
１１０ａ，１１０ｂ下にのみ多結晶シリコンＭ １ １
２ ａを残存させる．そして、窒化膜１１０ａ，１１
０ｂをマスクとして、全面に５００〜１０００人 厚程
度の酸化膜１１３を被着形成する．その後、公知のホト
リソ技術によりベース形成予定領域を除く領域上を図示
略すレジストで被い、このレジストをマスクとして、ベ
ース形成予定領域のみにＰ型不純物をイオン注入する．
そして、上記レジストを除去後、アニールを行ない、エ
ビタキシャル層１０４表面部の多結晶シリコンＭ！ １
１ ２ ａ間にＰ゜型内部ベース領域１１４を形成す
る。このとき同時に、多結晶シリコンＩ］ｌｊｌ０９ａ
にドーブされたＰ型不純物が多結晶シリコン膜１１２ａ
内に拡散し、更に、多結晶シリコン膜１１２ａを通して
エビタキシャル層１０４の表面部分に拡散して、内部ベ
ース領域１１４の外側に接するＰ゛型外部ベース領域１
１５が形成されると共に、多結晶シリコン膜１０９ｂに
ドープされたＰ型不純物が多結晶シリコン膜１１２ａに
拡散し、更に、多結晶シリコン膜１１２ａを通してエビ
タキシャル層１０４の表面部分に拡散して、シッソトキ
ーバリアダイオードのＰ゛型ガードリング領域１１６が
形成される（第１図ｅ）．
その後、公知のＣＶＤ法により、全面に、２０００〜３
０００人厚程度の酸化膜１１７を形成する．次に、公知
のホトリソ技術によりコレクタ碩域の拡散層１０６上及
び内部ベース領域１１４内の工ξツタ形成領域となる部
分上を除く領域をレジス｝１１８で被い、このレジスト
１１８をマスクとして、反応性イオンエッチングにより
、酸化ＩＩ１１３，１１７をエッチングし、拡散層１０
６上及び工ξ７夕形成予定領域上を開孔する（第１図ｆ
）．次に、上記レジス｝１１８を除去した後、公知のＣ
ＶＤ法により、全面に、２０００〜３０００人厚程度の
多結晶シリコン膜１１９を堆積し、この多結晶シリコン
ｌＩｌｌｌ９中にＮ型不純物をイオン注入する．その後
、公知のホトリソ技術によりエミッタ電極及びコレクタ
電極となる多結晶シリコン膜１１９以外の多結晶シリコ
ン膜１１９をエッチング除去する．その後、アニールを
施すことで、Ｎ型不純物をドーブした多結晶シリコン膜
１１９から拡散１ｉ１０６及び内部ベース領域１１４の
表面部にＮ型不純物が拡散し、Ｎ゛型拡敗層１２０が形
成される（第１図ｇ）．
次いで、公知のホトリソ技術によりベース電極引き出し
口となる多結晶シリコンＩＩ！ １ ０ ９ ａ、シッ
フトキーバリアダイオード形成領域及びガードリング領
域１１６の電極引き出し口となる多結晶シリコン膜１０
９ｂ以外の領域をレジスト１２１で被い、このレジスト
１２１をマスクとして、反応性イオンエッチングにより
、酸化膜１１３１１７及び窒化膜１１０ａ，１１０ｂを
エッチング除去し、開孔させる（第１図ｈ）
しかる後、上記レジスト１２１を除去した後、全面に、
アルξニウムを蒸着する．次に、公知のホトリソ技術に
よりコレクタ電極１２２、ベース電極１２３、エミソタ
電極１２４及びショットキーバリ７ダイオード電ｉ１２
５を夫々形成し、バイボーラ型ショットキートランジス
タを完成する（第１図ｉ）
〔発明の効果〕
以上詳細に説明したように、本発明によれば、外部ベー
ス領域形成のための第２多結晶シリコン膜を窒化膜下に
セルファラインで形成するので、第２多結晶シリコン膜
はホトリソ技術の合せ精度に依存することなく形成され
る．従って、ベース面積の微細化が容易となり、その結
果、ベース・コレクタ接合容量が小さくでき、トランジ
スタの動作速度が向上できる。併せて、ショットキーバ
リアダイオード部のガードリング領域も外部ベース領域
と同様にホトリソ技術の合せ精度に依存することなく形
成できるので、ガードリング領域面積が縮小化され、シ
ョットキーバリアダイオード形成領域を小さくできるの
で、素子の高密度化が促進できる等の特有の効果により
上述したＫｌ題を解決し得る．In order to achieve the above-mentioned object, the present invention includes a step of sequentially stacking a first oxide film, a first polycrystalline silicon film containing impurities of a second conductivity type, and a nitride film on a semiconductor substrate of a first conductivity type. , sequentially etching the nitride film, the first polycrystalline silicon film, and the first oxide film so that the pattern width of the nitride film is larger than the pattern width of the first polycrystalline silicon film and the first oxide film. forming a second polycrystalline silicon film on the substrate including the nitride film, the first polycrystalline silicon film, and the first oxide film; etching the silicon film to leave the second polycrystalline silicon film only under the nitride film; etching a second polycrystalline silicon film on the substrate including the second polycrystalline silicon film using the nitride film as a mask;
A process of depositing and forming an oxide film, and then ion-implanting impurities of the second conductivity type only into the area where the base is to be formed on the surface of the substrate, followed by annealing to form the internal base area, and at the same time the annealing process. The second conductivity type impurity of the first polycrystalline silicon film is diffused into the surface of the substrate through the second polycrystalline silicon film to form an external base region in contact with the outside of the internal base region. , a step of similarly diffusing the impurity of the second conductivity type to form a guard ring region of the Schottky barrier diode in the region on the surface of the substrate where the Schottky barrier diode is to be formed; A step of depositing and forming a third oxide film thereon, and etching the second and third oxide films to form the second and third oxide films under the nitride film.
forming a hole on the internal base region so as to leave a wI film; and forming a third polycrystalline silicon film containing an impurity of conductivity type I in the opening of the second and third oxide films. , a step of diffusing the impurity of the third polycrystalline silicon film into a surface portion of the internal base region to form a diffusion layer of a first conductivity type; A base electrode is formed on the portion of the first polycrystalline silicon film, a Schottky barrier diode tai is formed on the Schottky barrier diode formation region, and a collector electrode is formed on the collector region. [Function] In the present invention, the second polycrystalline silicon film for forming the external base region and the guard ring region is formed under the nitride film in a self-aligned manner. Therefore, since the second polycrystalline silicon film is formed regardless of the alignment accuracy of the photolithography technique, the base area and the thin key barrier diode region can be easily reduced. [Example] An example of the method of the present invention will be explained based on FIG. Furthermore, Figure 1 shows a cross-sectional view of the process. First, an N-type buried layer 102 is formed on a P-type semiconductor substrate 101 by selectively diffusing N-type impurities. Next, the buried layer 10
A P' type diffusion layer 103 for a channel stopper is formed around 2. Then, an N-type epitaxial layer 104 is grown on the buried layer 102 and the diffusion layer 103, and an oxide M101 and a nitride film (not shown) are sequentially laminated on this epitaxial layer 104. Thereafter, holes are selectively formed in the oxide film 107 and the nitride film using a known photolithography technique, and using the oxide film 107 and the nitride film as a mask, a relatively thick film for device isolation is formed on the epitaxial layer 104 in the opening area. An oxide film 105 is formed. after that,
After removing the nitride film, an N-type expansion N106 that will become the collector neck area is formed in a predetermined part of the epitaxial JIL04 (Fig. l a) e Next, after removing the oxide film 107, a ,500
An oxide film 108 having a thickness of about 1,000 to 1,000 µm is formed, and a polycrystalline silicon film 109 about 2,000 to 3,000 µm thick is formed thereon by a known CVD method. Then, P-type impurity ions are implanted into this polycrystalline silicon film 109.
Further, on this polycrystalline silicon film 109, a known CVD process is applied.
A nitride film 110 with a thickness of about 1000 to 2000 layers is formed by the method (FIG. 1b). Thereafter, a well-known photolithography technique was applied to the base [the region that will become the pole extraction port and the guard ring type rIi of the Schottky barrier diode]. The portion that will become the region is covered with a resist 111, and using this resist 111 as a mask, a nitride film l10 and a polycrystalline silicon film 10 are formed.
The oxide film 9 and the oxide film 10 are sequentially etched to remove the atosa oxide in the region that will become the base electrode extraction port, the polycrystalline silicon film 109a and the nitride film 110a, and the part that will become the guard ring formation region of the Shosotky barrier diode. An oxide film 108b, a polycrystalline silicon film 109b, and a nitride film 110b are formed, respectively. However, in this case, polycrystalline silicon IIIO9a, l09b and oxide film IQ8a108
The pattern width of b is set to be approximately 0.8 to 1.6 μ smaller than the pattern width of the nitride films 110a and 110b (IVAc).Subsequently, the resist 111 is removed, and a known CVD method is used to remove the resist 111. Then, a polycrystalline silicon film 112 with a thickness of about 1000 to 2000 Å is deposited on the entire surface (FIG. 1d). Next, the nitride film 110a is removed by reactive ion etching.
, 110b is exposed, and isotropically etched the polycrystalline silicon film 112 until nitride II is exposed.
Polycrystalline silicon M 1 1 only under 110a and 110b
2 Leave a remaining. Then, the nitride films 110a, 11
Using 0b as a mask, an oxide film 113 with a thickness of about 500 to 1000 layers is deposited on the entire surface. Thereafter, the area other than the region where the base is to be formed is covered with a resist (not shown) using a known photolithography technique, and using this resist as a mask, P-type impurity ions are implanted only into the region where the base is to be formed.
After removing the resist, annealing is performed to remove the polycrystalline silicon M on the surface of the epitaxial layer 104! 1
A P° type internal base region 114 is formed between 1 2 a. At this time, polycrystalline silicon I]ljl09a
The P-type impurity doped into the polycrystalline silicon film 112a
The P′-type external base region 1 is further diffused into the surface of the epitaxial layer 104 through the polycrystalline silicon film 112a, and is in contact with the outside of the internal base region 114.
15 is formed, the P-type impurity doped in the polycrystalline silicon film 109b diffuses into the polycrystalline silicon film 112a, and further diffuses into the surface portion of the epitaxial layer 104 through the polycrystalline silicon film 112a to form a silicon film. A P' type guard ring region 116 of a Sotky barrier diode is formed (FIG. 1e). After that, by a known CVD method, the entire surface was coated with 2,000 to 3
An oxide film 117 with a thickness of about 1,000 yen is formed. Next, by using a known photolithography technique, the area except for the area on the diffusion layer 106 in the collector area and the area in the internal base area 114 that will become the ivy formation area is covered with a resist} 118, and using this resist 118 as a mask, By reactive ion etching, the II oxides 113 and 117 are etched to form the diffusion layer 10.
Drill a hole on the top of 6 and on the area where the hole is to be formed (Fig. 1f)
). Next, after removing the above-mentioned resist }118, known C
A polycrystalline silicon film 119 having a thickness of approximately 2000 to 3000 layers is deposited on the entire surface by the VD method, and N-type impurity ions are implanted into this polycrystalline silicon film 119. Thereafter, the polycrystalline silicon film 119 other than the polycrystalline silicon film 119 that will become the emitter electrode and the collector electrode is etched away using a known photolithography technique. Thereafter, by performing annealing, N-type impurities are diffused from the polycrystalline silicon film 119 doped with N-type impurities to the diffusion 1i 106 and the surface portion of the internal base region 114, and an N-type diffusion layer 120 is formed ( Figure 1g). Next, polycrystalline silicon II!, which will become the base electrode outlet, is formed using a known photolithography technique. 1 0 9 a, polycrystalline silicon film 10 serving as the electrode extraction opening of the shifted key barrier diode formation region and guard ring region 116
The area other than 9b is covered with a resist 121, and using this resist 121 as a mask, the oxide film 113117 and the nitride films 110a and 110b are etched away by reactive ion etching to form a hole (FIG. 1h). After removing the resist 121,
Deposit aluminum ξ. Next, a collector electrode 122, a base electrode 123, an emitter electrode 124 and a Schottky burr 7 diode electrode i12 are formed using a known photolithography technique.
5 to complete the bibolar Schottky transistor (FIG. 1i) [Effects of the Invention] As described in detail above, according to the present invention, the second polycrystalline transistor for forming the external base region Since the silicon film is formed under the nitride film by self-alignment, the second polycrystalline silicon film can be formed without depending on the alignment accuracy of photolithography. Therefore, the base area can be easily miniaturized, and as a result, the base-collector junction capacitance can be reduced, and the operating speed of the transistor can be improved. In addition, like the external base region, the guard ring region of the Schottky barrier diode part can be formed without depending on the alignment accuracy of photolithography technology, so the area of the guard ring region is reduced and the Schottky barrier diode formation region can be made smaller. Therefore, the above-mentioned Kl problem can be solved with unique effects such as promoting higher density of elements.
第１図は本発明方法の一実施例に係わる工程断面図であ
り、第２図は従来方法の工程断面図である．
１０１・・・Ｐ型半導体基板、１０４・・・Ｎ一型エピ
タキシャル層、１０５，１０７，１０８，１１３，１１
７・・・酸化膜、１０６・・・Ｎ゛型拡敗層、１０９，
１１２，１１９・・・多結晶シリコン膜、１１４・・・
Ｐ゛型内部ベース領域、１１５・・・Ｐ゛型外部ベース
領域、１１６・・・Ｐ゛型ガードリング領域、１２２・
・・コレクタ電極、１２３・・・ベース電極、１２４・
・・工稟ツタ電極、
ｌ
２
５
・・・シａ
ントキーバリアダイオード電
極．FIG. 1 is a cross-sectional view of a process according to an embodiment of the method of the present invention, and FIG. 2 is a cross-sectional view of a process of a conventional method. 101... P-type semiconductor substrate, 104... N-type epitaxial layer, 105, 107, 108, 113, 11
7... Oxide film, 106... N' type spreading layer, 109,
112, 119... polycrystalline silicon film, 114...
P'' type internal base region, 115... P'' type external base region, 116... P'' type guard ring region, 122.
... Collector electrode, 123 ... Base electrode, 124.
・・Installation ivy electrode, l 2 5 ・・Shint key barrier diode electrode.
Claims (1)
の不純物を含む第１多結晶シリコン膜及び窒化膜を順次
積層形成する工程と、 上記窒化膜、上記第１多結晶シリコン膜及び上記第１酸
化膜を順次選択的にエッチングして、上記窒化膜のパタ
ーン幅が上記第１多結晶シリコン膜及び上記第１酸化膜
のパターン幅より大きくなるようにパターニングする工
程と、 上記窒化膜、上記第１多結晶シリコン膜及び上記第１酸
化膜を含む上記基板上に、第２多結晶シリコン膜を被着
形成する工程と、 上記第２多結晶シリコン膜を異方的にエッチングして、
上記窒化膜の下にのみ上記第２多結晶シリコン膜を残存
させる工程と、 上記窒化膜をマスクとして、上記第２多結晶シリコン膜
を含む上記基板上に、第２酸化膜を被着形成する工程と
、 次に、上記基板表面部のベース形成予定領域にのみ第２
導電型の不純物をイオン注入した後、アニールを施し、
内部ベース領域を形成すると同時に、上記アニールによ
り、上記第１多結晶シリコン膜の上記第２導電型の不純
物を、上記第２多結晶シリコン膜を通して上記基板表面
部に拡散し、上記内部ベース領域の外側に接する外部ベ
ース領域を形成すると共に、同様に上記第２導電型の不
純物を拡散して、上記基板表面部のショットキーバリア
ダイオード形成予定領域にショットキーバリアダイオー
ドのガードリング領域を形成する工程と、 上記窒化膜及び上記第２酸化膜上に、第３酸化膜を被着
形成する工程と、 上記第２及び第３酸化膜を異方的にエッチングして、上
記窒化膜下に上記第２及び第３酸化膜を残すようにして
上記内部ベース領域上を開孔する工程と、 上記第２及び第３酸化膜の開孔部に第１導電型の不純物
を含む第３多結晶シリコン膜を形成し、上記内部ベース
領域表面部に上記第３多結晶シリコン膜の上記不純物を
拡散して、第１導電型の拡散層を形成する工程と、 しかる後、上記第３多結晶シリコン膜上にエミッタ電極
、上記第１多結晶シリコン膜の部分上にベース電極、シ
ョットキーバリアダイオード形成領域上にショットキー
バリアダイオード電極及びコレクタ領域上にコレクタ電
極を夫々形成する工程とを含むことを特徴とする半導体
装置の製造方法。[Scope of Claims] A step of sequentially stacking a first oxide film, a first polycrystalline silicon film containing impurities of a second conductivity type, and a nitride film on a semiconductor substrate of a first conductivity type, the nitride film; The first polycrystalline silicon film and the first oxide film are sequentially and selectively etched so that the pattern width of the nitride film is larger than the pattern width of the first polycrystalline silicon film and the first oxide film. a step of patterning; a step of depositing a second polycrystalline silicon film on the substrate including the nitride film, the first polycrystalline silicon film, and the first oxide film; and the second polycrystalline silicon film. By anisotropically etching the
leaving the second polycrystalline silicon film only under the nitride film; using the nitride film as a mask, depositing a second oxide film on the substrate including the second polycrystalline silicon film; A second step is then applied only to the area where the base is to be formed on the surface of the substrate.
After ion implantation of conductivity type impurities, annealing is performed,
At the same time as forming the internal base region, the annealing causes the impurity of the second conductivity type in the first polycrystalline silicon film to diffuse into the surface of the substrate through the second polycrystalline silicon film, thereby forming the internal base region. Forming an external base region in contact with the outside and similarly diffusing the impurity of the second conductivity type to form a guard ring region of the Schottky barrier diode in the region where the Schottky barrier diode is to be formed on the surface of the substrate. forming a third oxide film on the nitride film and the second oxide film; etching the second and third oxide films anisotropically to form the third oxide film under the nitride film; a third polycrystalline silicon film containing impurities of a first conductivity type in the openings of the second and third oxide films; forming a first conductivity type diffusion layer by diffusing the impurity of the third polycrystalline silicon film on the surface of the internal base region; forming an emitter electrode, a base electrode on the portion of the first polycrystalline silicon film, a Schottky barrier diode electrode on the Schottky barrier diode formation region, and a collector electrode on the collector region. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19139589A JPH0357265A (en) | 1989-07-26 | 1989-07-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19139589A JPH0357265A (en) | 1989-07-26 | 1989-07-26 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357265A true JPH0357265A (en) | 1991-03-12 |
Family
ID=16273892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19139589A Pending JPH0357265A (en) | 1989-07-26 | 1989-07-26 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357265A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0543842U (en) * | 1991-11-18 | 1993-06-15 | 有限会社カヤ興産 | Garden house |
-
1989
- 1989-07-26 JP JP19139589A patent/JPH0357265A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0543842U (en) * | 1991-11-18 | 1993-06-15 | 有限会社カヤ興産 | Garden house |
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