JP2817184B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2817184B2 JP2817184B2 JP9796989A JP9796989A JP2817184B2 JP 2817184 B2 JP2817184 B2 JP 2817184B2 JP 9796989 A JP9796989 A JP 9796989A JP 9796989 A JP9796989 A JP 9796989A JP 2817184 B2 JP2817184 B2 JP 2817184B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポー
ラ・トランジスタを含む半導体装置の製造方法に関す
る。
ラ・トランジスタを含む半導体装置の製造方法に関す
る。
従来、高速動作するバイポーラ・トランジスタを実現
するためには浅い接合の形成と微細化による接合容量の
減少が重要であるが、前者に対しては酸化膜等を介して
加速電圧を下げてイオン注入を行なう方法及び短時間の
熱拡散による方法が行なわれており、後者に対しては自
己整合でデバイスを形成する方法としてSST（Super Sel
faligned Process Technology）と呼ばれる技術があ
る。SSTについては、例えば、長田穣編、高速バイポー
ラデバイス、（倍風館）、278〜281頁に解説されてい
る。
するためには浅い接合の形成と微細化による接合容量の
減少が重要であるが、前者に対しては酸化膜等を介して
加速電圧を下げてイオン注入を行なう方法及び短時間の
熱拡散による方法が行なわれており、後者に対しては自
己整合でデバイスを形成する方法としてSST（Super Sel
faligned Process Technology）と呼ばれる技術があ
る。SSTについては、例えば、長田穣編、高速バイポー
ラデバイス、（倍風館）、278〜281頁に解説されてい
る。
第３図（ａ）〜（ｅ）は従来のSSTによるバイポーラ
・トランジスタの製造方法を説明するための工程順に示
した半導体チップの断面図である。
・トランジスタの製造方法を説明するための工程順に示
した半導体チップの断面図である。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１
にＮ型埋込層21を形成し、Ｎ型エピタキシャル層２を成
長させる。LOCOS法を用いて酸化膜６を形成して絶縁分
離層とし、素子領域を区画する。表面に薄い窒化膜31、
ノンドープの多結晶シリコン層32、窒化膜33を順次堆積
する。窒化膜33を選択除去し、窒化膜33を耐酸化性マス
クにして熱酸化して露出している多結晶シリコン層32の
一部を酸化膜34に変換する。ベース電極となる部分の多
結晶シリコン層にのみホウ素をイオン注入する。そし
て、エミッタ領域とベース領域に相当する部分の多結晶
シリコン層32を選択除去する。
にＮ型埋込層21を形成し、Ｎ型エピタキシャル層２を成
長させる。LOCOS法を用いて酸化膜６を形成して絶縁分
離層とし、素子領域を区画する。表面に薄い窒化膜31、
ノンドープの多結晶シリコン層32、窒化膜33を順次堆積
する。窒化膜33を選択除去し、窒化膜33を耐酸化性マス
クにして熱酸化して露出している多結晶シリコン層32の
一部を酸化膜34に変換する。ベース電極となる部分の多
結晶シリコン層にのみホウ素をイオン注入する。そし
て、エミッタ領域とベース領域に相当する部分の多結晶
シリコン層32を選択除去する。
次に、第３図（ｂ）に示すように、熱酸化して多結晶
シリコン層32の表面に酸化膜35を形成した後、窒化膜33
を除去する。このとき、窒化膜31をサイドエッチングし
て多結晶シリコン層32がオーバーハング状態となるよう
にする。
シリコン層32の表面に酸化膜35を形成した後、窒化膜33
を除去する。このとき、窒化膜31をサイドエッチングし
て多結晶シリコン層32がオーバーハング状態となるよう
にする。
次に、第３図（ｃ）に示すように、ノンドープの多結
晶シリコン層36を堆積してオーバーハング部を多結晶シ
リコンで埋めた後、この埋込んだ部分以外の多結晶シリ
コン層を除去する。
晶シリコン層36を堆積してオーバーハング部を多結晶シ
リコンで埋めた後、この埋込んだ部分以外の多結晶シリ
コン層を除去する。
次に、第３図（ｄ）に示すように、熱酸化して、多結
晶シリコン層36の表面に酸化膜37を形成した後、ホウ素
をイオン注入してＰ型のベース領域38を形成する。再び
ノンドープの多結晶シリコン層を堆積した後、上方から
異方性エッチングを行って開口部側面にのみ多結晶シリ
コン層39を残す。この多結晶シリコン層39をマスクにし
て酸化膜37をエッチングして窓をあける。
晶シリコン層36の表面に酸化膜37を形成した後、ホウ素
をイオン注入してＰ型のベース領域38を形成する。再び
ノンドープの多結晶シリコン層を堆積した後、上方から
異方性エッチングを行って開口部側面にのみ多結晶シリ
コン層39を残す。この多結晶シリコン層39をマスクにし
て酸化膜37をエッチングして窓をあける。
次に、第３図（ｅ）に示すように、ノンドープの多結
晶シリコン層40を開口部にのみ堆積し、Ｎ型不純物のイ
オン注入を行ってノンドープの多結晶シリコン層32,40
をＮ型にする。熱処理してＮ型不純物を拡散させてＮ型
エミッタ領域41を形成する。酸化膜35を選択エッチング
して窓をあけ、金属膜を蒸着、パターニングしてエミッ
タ電極42A,ベース電極42B及びコレクタ電極42Cを形成す
る。
晶シリコン層40を開口部にのみ堆積し、Ｎ型不純物のイ
オン注入を行ってノンドープの多結晶シリコン層32,40
をＮ型にする。熱処理してＮ型不純物を拡散させてＮ型
エミッタ領域41を形成する。酸化膜35を選択エッチング
して窓をあけ、金属膜を蒸着、パターニングしてエミッ
タ電極42A,ベース電極42B及びコレクタ電極42Cを形成す
る。
以上説明したように、SSTを用いると１枚のホトマス
クを使用するのみなので、マスク目合せマージをとる必
要がなく、自己整合で、かつ微細化をしたトランジスタ
を形成することができ、従ってコレクタ・ベース間接合
容量を小さくすることができ、高速動作をするトランジ
スタを製造することができる。
クを使用するのみなので、マスク目合せマージをとる必
要がなく、自己整合で、かつ微細化をしたトランジスタ
を形成することができ、従ってコレクタ・ベース間接合
容量を小さくすることができ、高速動作をするトランジ
スタを製造することができる。
上述した従来の技術では、電極形成工程でのエミッタ
およびベース電極42A,42Bの間隔は、解像寸法，目合せ
精度，エッチングというリソグラフィ技術での微細化の
限界により決まってしまい、それ以上の微細化はできな
いという欠点がある。
およびベース電極42A,42Bの間隔は、解像寸法，目合せ
精度，エッチングというリソグラフィ技術での微細化の
限界により決まってしまい、それ以上の微細化はできな
いという欠点がある。
上述した従来のトランジスタの製造方法に対し本発明
は、ベース電極とエミッタ電極の形成を異なった工程で
行うため、ベース・エミッタ電極間隔をリソグラフィ技
術の限界より狭くでき、各電極の占める面積を小さくで
きるという相違点を有する。
は、ベース電極とエミッタ電極の形成を異なった工程で
行うため、ベース・エミッタ電極間隔をリソグラフィ技
術の限界より狭くでき、各電極の占める面積を小さくで
きるという相違点を有する。
本発明の半導体装置の製造方法は、一導電型半導体基
板上に一導電型エピタキシャル層を形成したのち選択酸
化を行ない島状の素子形成領域を形成する工程と、逆導
電型不純物を導入し素子形成領域内の前記エピタキシャ
ル層表面にベース層を形成する工程と、前記ベース層上
の中心部に延在する一導電型エミッタ層を形成する工程
と、前記エミッタ層を絶縁膜で覆ったのち該絶縁膜で分
離されエミッタ層より長さの短いベース電極を形成する
工程と、前記ベース電極の表面を含む全面に絶縁膜を形
成したのち前記エミッタ層の端部に接続するコンタクト
ホールを形成する工程とを含んで構成される。
板上に一導電型エピタキシャル層を形成したのち選択酸
化を行ない島状の素子形成領域を形成する工程と、逆導
電型不純物を導入し素子形成領域内の前記エピタキシャ
ル層表面にベース層を形成する工程と、前記ベース層上
の中心部に延在する一導電型エミッタ層を形成する工程
と、前記エミッタ層を絶縁膜で覆ったのち該絶縁膜で分
離されエミッタ層より長さの短いベース電極を形成する
工程と、前記ベース電極の表面を含む全面に絶縁膜を形
成したのち前記エミッタ層の端部に接続するコンタクト
ホールを形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｈ）及び第２図は本発明の第１の実
施例を説明するための工程順に示した半導体チップの断
面図及び素子形成領域における電極の平面図である。
施例を説明するための工程順に示した半導体チップの断
面図及び素子形成領域における電極の平面図である。
まず、第１図（ａ）に示すように、Ｎ型半導体基板２
上にＮ型エピタキシャル層2Aを形成したのち選択酸化を
行ない、酸化膜６を形成して島状の素子形成領域を形成
する。この時Ｎ型エピタキシャル層2Aと2000Å以上の段
差が形成されるように酸化膜６を厚くする。
上にＮ型エピタキシャル層2Aを形成したのち選択酸化を
行ない、酸化膜６を形成して島状の素子形成領域を形成
する。この時Ｎ型エピタキシャル層2Aと2000Å以上の段
差が形成されるように酸化膜６を厚くする。
次に第１図（ｂ）に示すように、ホウ素等のＰ型不純
物をイオン注入し、Ｎ型エピタキシャル層2Aの表面にＰ
型のベース層４を形成する。次で全面にCVD法により酸
化膜３を形成したのち、異方性ドライエッチング法によ
りエッチングし、酸化膜６の側壁部のみに残す。
物をイオン注入し、Ｎ型エピタキシャル層2Aの表面にＰ
型のベース層４を形成する。次で全面にCVD法により酸
化膜３を形成したのち、異方性ドライエッチング法によ
りエッチングし、酸化膜６の側壁部のみに残す。
次に第１図（ｃ）に示すように、MBE法を用いて、全
面に例えば１×1021〜１×1019cm-3のＮ型層を成長させ
ると、ベース層４上にはＮ型単結晶からなるエミッタ層
５、酸化膜上には多結晶シリコン層７が成長する。この
とき、エミッタ層５と多結晶シリコン層７は下地の段差
により不連続とることができる。続けてCVD法により、1
000〜2000Å程度の酸化膜８を成長させる。
面に例えば１×1021〜１×1019cm-3のＮ型層を成長させ
ると、ベース層４上にはＮ型単結晶からなるエミッタ層
５、酸化膜上には多結晶シリコン層７が成長する。この
とき、エミッタ層５と多結晶シリコン層７は下地の段差
により不連続とることができる。続けてCVD法により、1
000〜2000Å程度の酸化膜８を成長させる。
次に第１図（ｄ）に示すように、全面にフォトレジス
トを塗布したのちエッチバック法によりエミッタ層５上
の凹部にのみフォトレジスト９を残し、このフォトレジ
スト９をマスクに酸化膜8,多結晶シリコン層７及び、酸
化膜3,6をエッチングする。
トを塗布したのちエッチバック法によりエミッタ層５上
の凹部にのみフォトレジスト９を残し、このフォトレジ
スト９をマスクに酸化膜8,多結晶シリコン層７及び、酸
化膜3,6をエッチングする。
次に第１図（ｅ）に示すように、フォトレジスト９を
除去後、全面にCVD法により酸化膜を500〜2000Åの厚さ
に成長させ、次い異方性エッチング法によりエッチング
し、側壁酸化膜8Aのみを残す。この操作によりエッチン
グ層５は、酸化膜8.8Aにより覆われる。
除去後、全面にCVD法により酸化膜を500〜2000Åの厚さ
に成長させ、次い異方性エッチング法によりエッチング
し、側壁酸化膜8Aのみを残す。この操作によりエッチン
グ層５は、酸化膜8.8Aにより覆われる。
次に、ベース電極用の金属層を全面に形成したのちパ
ターニングし、第２図に示したように、エミッタ層５よ
り短いベース電極10を形成する。尚、このベース電極は
エミッタ層５を覆うように形成してもよい。
ターニングし、第２図に示したように、エミッタ層５よ
り短いベース電極10を形成する。尚、このベース電極は
エミッタ層５を覆うように形成してもよい。
次に第１図（ｆ）に示すように、全面に層間絶縁膜11
を成長させる。次に第１図（ｇ），（ｈ）及び第２図に
示すように、エミッタ層５の端部における層間絶縁約11
にコンタクトホール13を形成したのち金属層を形成し、
パターニングしてエミッタ電極12を形成する。
を成長させる。次に第１図（ｇ），（ｈ）及び第２図に
示すように、エミッタ層５の端部における層間絶縁約11
にコンタクトホール13を形成したのち金属層を形成し、
パターニングしてエミッタ電極12を形成する。
なお、第１図（ｇ）及び第１図（ｈ）は、それぞれ第
２図におけるＡ−Ａ′線及びＢ−Ｂ′線断面図である。
２図におけるＡ−Ａ′線及びＢ−Ｂ′線断面図である。
このように本実施例によれば、ベース電極10とエミッ
タ電極12とを別の工程により形成するため、ベース電極
10とのエミッタ電極12との間隔はリソグラフィ技術の限
界に制約を受けることはなくなり、エミッタ電極とベー
ス電極の占める面積を小さくすることができる。
タ電極12とを別の工程により形成するため、ベース電極
10とのエミッタ電極12との間隔はリソグラフィ技術の限
界に制約を受けることはなくなり、エミッタ電極とベー
ス電極の占める面積を小さくすることができる。
なお、上記実施例においてはエミッタ層５を単結晶シ
リコン層で形成した場合について説明したが、単結晶シ
リコン層と低抵抗のシリサイド層との２層構造とし、エ
ミッタの低抵抗化を図ることもできる。
リコン層で形成した場合について説明したが、単結晶シ
リコン層と低抵抗のシリサイド層との２層構造とし、エ
ミッタの低抵抗化を図ることもできる。
〔発明の効果〕 以上説明したように本発明は、ベース層上にエミッタ
層を形成し、このエミッタ層の全面を絶縁膜で覆ったの
ちベース電極を形成し、更にエミッタ電極とを層間絶縁
膜を介して形成することにより、従来のリソグラフィ技
術の限界で決まるエミッタ・ベース電極間隔を更に縮め
ることができるという効果がある。
層を形成し、このエミッタ層の全面を絶縁膜で覆ったの
ちベース電極を形成し、更にエミッタ電極とを層間絶縁
膜を介して形成することにより、従来のリソグラフィ技
術の限界で決まるエミッタ・ベース電極間隔を更に縮め
ることができるという効果がある。
第１図及び第２図は本発明の一実施例を説明するための
半導体チップの断面図及び素子形成領域における電極の
平面図、第３図は従来のSST技術によるバイポーラトラ
ンジスタの製造方法を説明するための半導体チップの断
面図である。 １……Ｐ型半導体基板、２……Ｎ型半導体基板、2A……
Ｎ型エピタキシャル層、３……酸化膜、４……ベース
層、５……エミッタ層、６……酸化膜、７……多結晶シ
リコン層、8,8A……酸化膜、９……フォトレジスト、10
……ベース電極、11……層間絶縁膜、12……エミッタ電
極、13……コンタクトホール。
半導体チップの断面図及び素子形成領域における電極の
平面図、第３図は従来のSST技術によるバイポーラトラ
ンジスタの製造方法を説明するための半導体チップの断
面図である。 １……Ｐ型半導体基板、２……Ｎ型半導体基板、2A……
Ｎ型エピタキシャル層、３……酸化膜、４……ベース
層、５……エミッタ層、６……酸化膜、７……多結晶シ
リコン層、8,8A……酸化膜、９……フォトレジスト、10
……ベース電極、11……層間絶縁膜、12……エミッタ電
極、13……コンタクトホール。
Claims (1)
- 【請求項１】一導電型半導体基板上に一導電型エピタキ
シャル層を形成したのち選択酸化を行ない島状の素子形
成領域を形成する工程と、逆導電型不純物を導入し素子
形成領域内の前記エピタキシャル層表面にベース層を形
成する工程と、前記ベース層上の中心部に延在する一導
電型エミッタ層を形成する工程と、前記エミッタ層を絶
縁膜で覆ったのち該絶縁膜で分離されエミッタ層より長
さの短いベース電極を形成する工程と、前記ベース電極
の表面を含む全面に絶縁膜を形成したのち前記エミッタ
層の端部に接続するコンタクトホールを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796989A JP2817184B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9796989A JP2817184B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275639A JPH02275639A (ja) | 1990-11-09 |
| JP2817184B2 true JP2817184B2 (ja) | 1998-10-27 |
Family
ID=14206500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9796989A Expired - Lifetime JP2817184B2 (ja) | 1989-04-17 | 1989-04-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817184B2 (ja) |
-
1989
- 1989-04-17 JP JP9796989A patent/JP2817184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02275639A (ja) | 1990-11-09 |
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