JPH0355880A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH0355880A JPH0355880A JP1191839A JP19183989A JPH0355880A JP H0355880 A JPH0355880 A JP H0355880A JP 1191839 A JP1191839 A JP 1191839A JP 19183989 A JP19183989 A JP 19183989A JP H0355880 A JPH0355880 A JP H0355880A
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- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 19
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- 239000005380 borophosphosilicate glass Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は書換え可能な2層以上のゲート電極構造を有す
る不揮発性半導体装置に係わり、特にEPROM等の不
揮発性メモリに関する。
る不揮発性半導体装置に係わり、特にEPROM等の不
揮発性メモリに関する。
(従来の技術)
従来、例えば、2層のゲート電極を有する紫外線消去型
EFROMは上面からみて第2図に示すパターン配置と
なっている。第2図において1はメモリセル、2は素子
分離領域、3は浮遊ゲート電極、4はワード線となる制
御ゲート電極、5はコンタクト孔、6はAIでなるビッ
ト線である。
EFROMは上面からみて第2図に示すパターン配置と
なっている。第2図において1はメモリセル、2は素子
分離領域、3は浮遊ゲート電極、4はワード線となる制
御ゲート電極、5はコンタクト孔、6はAIでなるビッ
ト線である。
この構造では、ひとつのセル1について1/2ヶのドレ
イン・コンタクト孔5が存在する為、セルサイズはコン
タクト孔5と素子分離領域2に対してマスク行程で規定
される一定の間隔及びずれ余裕をあらかじめ確保する必
要が有り、さらに、コンタクト孔5と浮遊ゲート電極3
に対しても同様にマスク行程で規定される一定の間隔及
びずれ余裕をあらかじめ確保する必要が有る。この為、
この部分がスケーリングされず、微細化,大容量化に大
きな障害となるという欠点を有する。更に各セルにはそ
れぞれ共通ソース拡散層を1/2本配置する必要がある
。第2図のアレイの断面図を第3図に、アレイの回路図
を第4図に示す。ここでlOはP型基板、1lはN十型
ソース、12はN十型ドレイン、13はBPSG層であ
る。このものの情報の書込みは制御ゲート電極4とドレ
イン12に高電圧を印加し、チャネル熱電子を発生させ
、浮dゲート電極3に電子を蓄積させて、セルトランジ
スターのしきい値を上昇させる事によりおこなう。
イン・コンタクト孔5が存在する為、セルサイズはコン
タクト孔5と素子分離領域2に対してマスク行程で規定
される一定の間隔及びずれ余裕をあらかじめ確保する必
要が有り、さらに、コンタクト孔5と浮遊ゲート電極3
に対しても同様にマスク行程で規定される一定の間隔及
びずれ余裕をあらかじめ確保する必要が有る。この為、
この部分がスケーリングされず、微細化,大容量化に大
きな障害となるという欠点を有する。更に各セルにはそ
れぞれ共通ソース拡散層を1/2本配置する必要がある
。第2図のアレイの断面図を第3図に、アレイの回路図
を第4図に示す。ここでlOはP型基板、1lはN十型
ソース、12はN十型ドレイン、13はBPSG層であ
る。このものの情報の書込みは制御ゲート電極4とドレ
イン12に高電圧を印加し、チャネル熱電子を発生させ
、浮dゲート電極3に電子を蓄積させて、セルトランジ
スターのしきい値を上昇させる事によりおこなう。
他方、大容量化を実現する為に、ソース及びドレイン拡
散層を、制御ゲートを共有する隣接する2つのセル間の
フィールド(素子分離)酸化膜下に埋め込んで形成し、
且つ上記埋め込み拡散層は動作に応じてソースまたはド
レインとして選択することが可能な回路を有し、さらに
各セルにおいては上記埋め込み拡散層に対しコンタクト
孔を有しないセル構造及び配置が提案されている。以後
これをコンタクトレスEPROMセルと略称する。
散層を、制御ゲートを共有する隣接する2つのセル間の
フィールド(素子分離)酸化膜下に埋め込んで形成し、
且つ上記埋め込み拡散層は動作に応じてソースまたはド
レインとして選択することが可能な回路を有し、さらに
各セルにおいては上記埋め込み拡散層に対しコンタクト
孔を有しないセル構造及び配置が提案されている。以後
これをコンタクトレスEPROMセルと略称する。
第5図にそのアレイ構造図を示し、第6図に回路図を示
す。この場合には、コンタクト孔と共通ソース拡散層は
不要となり、微細化,大容量化が可能とされている。こ
こで、21はP型基板、22はN十型埋め込み拡散層ビ
ット線、23はフィールド絶縁膜、24. 25はゲー
ト絶縁膜、26は浮遊ゲート、27はワード線となる制
御ゲート、28はメモリセルである。この従来型のコン
タクトアレイEFROMセル構造は、ソース,ドレイン
拡散層22は埋め込まれており、セルサイズは従来型の
70%以下となる。
す。この場合には、コンタクト孔と共通ソース拡散層は
不要となり、微細化,大容量化が可能とされている。こ
こで、21はP型基板、22はN十型埋め込み拡散層ビ
ット線、23はフィールド絶縁膜、24. 25はゲー
ト絶縁膜、26は浮遊ゲート、27はワード線となる制
御ゲート、28はメモリセルである。この従来型のコン
タクトアレイEFROMセル構造は、ソース,ドレイン
拡散層22は埋め込まれており、セルサイズは従来型の
70%以下となる。
しかしながら、従来は不必要であった動作に応じてソー
スまたは1・レインとして選択することが可能な新規回
路が必要となる為、メモリセル以外の周辺回路部分が増
大する。さらに微細化に伴い、この新規回路の選択特性
が劣化するという問題があった。
スまたは1・レインとして選択することが可能な新規回
路が必要となる為、メモリセル以外の周辺回路部分が増
大する。さらに微細化に伴い、この新規回路の選択特性
が劣化するという問題があった。
(発明が解決しようとする課題)
上記のように従来の不揮発性半導体装置は、セル構造と
か周辺回路の微細化等に問題があった。
か周辺回路の微細化等に問題があった。
本発明は上記事情に鑑みてなされたもので、従来E P
R O Mと同様なアレイ回路を有し、かつ微細化,
大容量化が可能な不揮発性半導体装置を提供することを
目的とする。
R O Mと同様なアレイ回路を有し、かつ微細化,
大容量化が可能な不揮発性半導体装置を提供することを
目的とする。
[発明の構成]
(課題を解決するための手段と作用)
本発明は、第一導電型の半導体基板上に設けられた第二
導電型のソース及びドレイン領域と、上記ソース及びド
レイン領域間のチャネル領域上に形成され第一のゲート
絶縁膜を介して電気的に一乎遊状態にされた第一のゲー
ト電極と、上記第一のゲート電極上に形成された第二の
ゲート絶縁膜を介して制御ゲートとなる第二のゲート電
極とを備えた半導体素子を複数個有する半導体装置にお
いて、上記ソース及びドレイン領域は上記チャネル領域
を、隣接する素子のチャネル領域と分離するための第一
の絶縁膜より厚い第三の絶縁膜の下部に設けられており
、上記隣接する素子のソース及びドレイン領域は上記第
三の絶縁膜から半導体基板内に達して設けられた溝によ
り分離されている事を特徴とする不揮発性半導体装置で
ある。
導電型のソース及びドレイン領域と、上記ソース及びド
レイン領域間のチャネル領域上に形成され第一のゲート
絶縁膜を介して電気的に一乎遊状態にされた第一のゲー
ト電極と、上記第一のゲート電極上に形成された第二の
ゲート絶縁膜を介して制御ゲートとなる第二のゲート電
極とを備えた半導体素子を複数個有する半導体装置にお
いて、上記ソース及びドレイン領域は上記チャネル領域
を、隣接する素子のチャネル領域と分離するための第一
の絶縁膜より厚い第三の絶縁膜の下部に設けられており
、上記隣接する素子のソース及びドレイン領域は上記第
三の絶縁膜から半導体基板内に達して設けられた溝によ
り分離されている事を特徴とする不揮発性半導体装置で
ある。
即ち本発明は、上記ソース及びドレイン拡散領域は、チ
ャネル領域を、隣接するチャネル領域と分離するための
第1のゲート絶縁膜より厚い絶縁膜の下部に設けられて
おり、隣接するソース及びドレイン拡散領域は、上記厚
い絶縁膜の中央部付近から半導体基板内に達して設けら
れた溝により分離されていることを特徴としている。且
つ前記溝は、隣接する浮澹ゲート電極端とほほ自己整合
的に形成されており、その深さは隣接するソース及びド
レイン拡散領域を十分分離できるよう設定されているこ
とを他の特徴としている。
ャネル領域を、隣接するチャネル領域と分離するための
第1のゲート絶縁膜より厚い絶縁膜の下部に設けられて
おり、隣接するソース及びドレイン拡散領域は、上記厚
い絶縁膜の中央部付近から半導体基板内に達して設けら
れた溝により分離されていることを特徴としている。且
つ前記溝は、隣接する浮澹ゲート電極端とほほ自己整合
的に形成されており、その深さは隣接するソース及びド
レイン拡散領域を十分分離できるよう設定されているこ
とを他の特徴としている。
本発明によれば、隣接素子とのパンチスルーやリークを
十分防止できる溝が形成されている為、従来のコンタク
トセルアレイと同様に従来セルサイズを大幅に縮小でき
、且つソースとドレインは役割を固定できるため、周辺
回路を複雑化することなく実現できる不揮発性メモリの
セル構造を提供することができる。
十分防止できる溝が形成されている為、従来のコンタク
トセルアレイと同様に従来セルサイズを大幅に縮小でき
、且つソースとドレインは役割を固定できるため、周辺
回路を複雑化することなく実現できる不揮発性メモリの
セル構造を提供することができる。
(実施例)
第1図は本実施例を断面にて示す構造図である。本構造
は、P型シリコン基板101の表面にメモリセルのN十
型ドレイン拡散層102, 102,・・・及びN十型
ソース拡散層104, 104,・・・がそれぞれ溝1
03を介して設けられている。これら隣接するドレイン
拡散層102とソース拡散層104間にそれぞれチャネ
ル領域105が設けられている。これら各チャネル領域
105上には第1のゲート酸化膜107が設けられてい
る。第1のゲート酸化膜107上にはI$遊ゲート電極
108がそれぞれ存在し、浮遊ゲート電極108上には
第2のゲート絶縁膜109が設けられている。前記ドレ
イン拡散層102及び隣接セルのソース拡散層104は
浮dゲート電極108と108間を分離するフィールド
酸化膜106下にそれぞれ設けられており、フィールド
酸化膜106のほぼ中央部下に設けられた溝103で互
いに分離されている。制御ゲート電極110は前記第2
のゲート絶縁膜109上を覆いフィールド酸化膜106
、溝103の上部を通るように設けられている。これら
を覆ってCVD酸化膜111が形成され、さらに全面に
BPSG膜112が設けられている。
は、P型シリコン基板101の表面にメモリセルのN十
型ドレイン拡散層102, 102,・・・及びN十型
ソース拡散層104, 104,・・・がそれぞれ溝1
03を介して設けられている。これら隣接するドレイン
拡散層102とソース拡散層104間にそれぞれチャネ
ル領域105が設けられている。これら各チャネル領域
105上には第1のゲート酸化膜107が設けられてい
る。第1のゲート酸化膜107上にはI$遊ゲート電極
108がそれぞれ存在し、浮遊ゲート電極108上には
第2のゲート絶縁膜109が設けられている。前記ドレ
イン拡散層102及び隣接セルのソース拡散層104は
浮dゲート電極108と108間を分離するフィールド
酸化膜106下にそれぞれ設けられており、フィールド
酸化膜106のほぼ中央部下に設けられた溝103で互
いに分離されている。制御ゲート電極110は前記第2
のゲート絶縁膜109上を覆いフィールド酸化膜106
、溝103の上部を通るように設けられている。これら
を覆ってCVD酸化膜111が形成され、さらに全面に
BPSG膜112が設けられている。
このようなEFROM装置では、隣接セルとの間隔はフ
ィールド酸化膜103上に張出す浮遊ゲート電極の長さ
と間隔で決定されており、第5図,第6図のコンタクト
レスEFROMセルアレイと同じサイズが実現できる。
ィールド酸化膜103上に張出す浮遊ゲート電極の長さ
と間隔で決定されており、第5図,第6図のコンタクト
レスEFROMセルアレイと同じサイズが実現できる。
更に、フィールド酸化膜から基板にかけて形成される溝
103は隣接する浮dゲート電極端と自己整合で形成で
き、つまり第5図で見れば、ポリシリコンよりなる浮遊
ゲート26か形成された段階で、これをマスクとしてフ
ィールド酸化膜を抜き、更に第1図の基板101内に達
する溝103が形成できるため、隣接拡散層の分離のた
めの深さは自由に設定できる。また、ソースとドレイン
の拡散層は役割を固定できる為、従来EPROMの回路
をそのまま使うことができて、周辺回路の増大や、新回
路の選択特性等に悩まされる事はない。
103は隣接する浮dゲート電極端と自己整合で形成で
き、つまり第5図で見れば、ポリシリコンよりなる浮遊
ゲート26か形成された段階で、これをマスクとしてフ
ィールド酸化膜を抜き、更に第1図の基板101内に達
する溝103が形成できるため、隣接拡散層の分離のた
めの深さは自由に設定できる。また、ソースとドレイン
の拡散層は役割を固定できる為、従来EPROMの回路
をそのまま使うことができて、周辺回路の増大や、新回
路の選択特性等に悩まされる事はない。
尚、本実施例ではEFROMを参照して説明したが、こ
れに限定されることなく、2層ポリを用いる同種の構造
をもつ一括消去型EEPROM、EEPROMやマスク
ROMなどでも同様に適用可能である等、本発明は種々
の応用が可能である。
れに限定されることなく、2層ポリを用いる同種の構造
をもつ一括消去型EEPROM、EEPROMやマスク
ROMなどでも同様に適用可能である等、本発明は種々
の応用が可能である。
[発明の効果コ
以上詳述した如く、本発明によれば、従来のEPROM
セル等より微細化が可能な、特に1トランジスタ1セル
型の不揮発性半導体装置を提供できる。
セル等より微細化が可能な、特に1トランジスタ1セル
型の不揮発性半導体装置を提供できる。
第1図は本発明の一実施例の断面図、第2図は従来のE
PROMのパターン平面図、第3図は同従来のEFRO
Mの構造を示す断面図、第4図は同従来のE P R
O Mの回路図、第5図は従来のコンタクトレスEFR
OMの構造を示す断面図、第6図は同EPROMの回路
図である。 101・・・P型基板、102・・・N十型ドレイン層
、103 ・・溝、104 ・・N十型ソース層、
105・・・チャネル領域、10B・・・フィールド絶
縁膜、107. 109・・・ゲート絶縁順、108
・・l乎遊ゲート、110・・・制御ゲート。
PROMのパターン平面図、第3図は同従来のEFRO
Mの構造を示す断面図、第4図は同従来のE P R
O Mの回路図、第5図は従来のコンタクトレスEFR
OMの構造を示す断面図、第6図は同EPROMの回路
図である。 101・・・P型基板、102・・・N十型ドレイン層
、103 ・・溝、104 ・・N十型ソース層、
105・・・チャネル領域、10B・・・フィールド絶
縁膜、107. 109・・・ゲート絶縁順、108
・・l乎遊ゲート、110・・・制御ゲート。
Claims (4)
- (1)第一導電型の半導体基板上に設けられた第二導電
型のソース及びドレイン領域と、上記、ソース及びドレ
イン領域間のチャネル領域上に形成され第一のゲート絶
縁膜を介して電気的に浮遊状態にされた第一のゲート電
極と、上記第一のゲート電極上に形成された第二のゲー
ト絶縁膜を介して制御ゲートとなる第二のゲート電極と
を備えた半導体素子を複数個有する半導体装置において
、上記ソース及びドレイン領域は上記チャネル領域を、
隣接する素子のチャネル領域と分離するための第一の絶
縁膜より厚い第三の絶縁膜の下部に設けられており、上
記隣接する素子のソース及びドレイン領域は上記第三の
絶縁膜から半導体基板内に達して設けられた溝により分
離されていることを特徴とする不揮発性半導体装置。 - (2)前記溝は互いに隣接する素子の第一のゲート電極
端と自己整合して設けられたものであることを特徴とす
る請求項1に記載の不揮発性半導体装置。 - (3)前記第三の絶縁膜はフィールド絶縁膜であること
を特徴とする請求項1または2に記載の不揮発性半導体
装置。 - (4)前記制御ゲートは前記第一のゲート電極上に形成
された第二の絶縁膜と前記第三の絶縁膜と前記溝の上方
を通り、隣接する素子群を結線していることを特徴とす
る請求項1または2に記載の不揮発性半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1191839A JPH088313B2 (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置及びその製造方法 |
US07/553,592 US5015601A (en) | 1989-07-25 | 1990-07-18 | Method of manufacturing a nonvolatile semiconductor device |
KR1019900011036A KR930009139B1 (ko) | 1989-07-25 | 1990-07-20 | 불휘발성 반도체장치 |
DE69013094T DE69013094T2 (de) | 1989-07-25 | 1990-07-25 | Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. |
EP90114270A EP0410424B1 (en) | 1989-07-25 | 1990-07-25 | Nonvolatile semiconductor device and method of manufacturing the same |
US07/654,687 US5159431A (en) | 1989-07-25 | 1991-02-13 | Nonvolatile semiconductor device with a trench isolator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1191839A JPH088313B2 (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0355880A true JPH0355880A (ja) | 1991-03-11 |
JPH088313B2 JPH088313B2 (ja) | 1996-01-29 |
Family
ID=16281374
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1191839A Expired - Fee Related JPH088313B2 (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US5015601A (ja) |
EP (1) | EP0410424B1 (ja) |
JP (1) | JPH088313B2 (ja) |
KR (1) | KR930009139B1 (ja) |
DE (1) | DE69013094T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09502824A (ja) * | 1993-05-28 | 1997-03-18 | マクロニクス インターナショナル カンパニイ リミテッド | 過消去保護用ブロック消去フラグを有するフラッシュeprom |
KR100456256B1 (ko) * | 1996-04-03 | 2005-06-17 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051795A (en) * | 1989-11-21 | 1991-09-24 | Texas Instruments Incorporated | EEPROM with trench-isolated bitlines |
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