JP2006054283A - 不揮発性半導体記憶装置，及びその製造方法 - Google Patents

Abstract

【課題】 不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための好適な技術を提供する
【解決手段】 本発明による不揮発性半導体記憶装置は，第方向に並べられた複数の活性領域２と，複数の活性領域２の間に介設されている複数の素子分離絶縁層３とを含む半導体基板１と，複数の活性領域２にそれぞれに対向するように位置し，且つ，第１方向に並べられた複数のフローティングゲート５と，複数のフローティングゲート５に対向するように位置し，且つ，複数の活性領域２及び複数の素子分離絶縁層３と交差するように第１方向に延設されたワード線４と，複数の活性領域２の表面部にそれぞれに形成された拡散層９，１３にそれぞれに接続され，且つ，第１方向に並べられているドレインコンタクト１１とソースコンタクト１２とを含む。半導体基板１は，更に，ワード線４に対して上記コンタクト１１，１２の反対側に位置し，且つ，第１方向に延伸する導電性のソース領域１４と，ソース領域１４から第１方向と垂直な第２方向に延伸してソース拡散層１３に接続する埋め込み拡散層１５とを含む。
【選択図】 図３

Description

本発明は，不揮発性半導体記憶装置，及びその製造方法に関し，特に，フラッシュメモリに例示される，データをフローティングゲートに蓄積された電荷として記憶する不揮発性半導体記憶装置，及びその製造方法に関する。

ＮＯＲ型セルアーキテクチャは，フラッシュメモリに広く使用されるアーキテクチャの一つである。図１は，典型的なＮＯＲ型フラッシュメモリの構造を示す平面図である（特許文献１の従来の技術の欄，及び特許文献２を参照）。典型的なＮＯＲ型フラッシュメモリのメモリアレイには，活性領域１０１と素子分離絶縁層１０２とが交互に並べられて形成されている。活性領域１０１及び素子分離絶縁層１０２と交差するように，コントロールゲートとして機能するワード線１０３が形成されている。活性領域１０１とワード線１０３との間にはフローティングゲート（図示されない）が形成され，活性領域１０１とワード線１０３とが交差する部分がフラッシュメモリセル１１０として使用される。活性領域１０１のうち，フラッシュメモリセル１１０のドレインとして使用される部分には，ドレインコンタクト１０４が形成されている。ワード線１０３に対してドレインコンタクト１０４の反対の側には，ＳＡＳ（self-aligned source）技術によってソース領域１０５が形成されている。ソース領域１０５には，ソースコンタクト１０６が接続されている。

図１に示されている構造の問題点は，ソースコンタクト１０６の近傍における平面構造の不規則性である。図１の構造では，素子分離絶縁層１０２，フローティングゲート，及びドレインコンタクト１０４の間隔は，ソースコンタクト１０６の近傍と他の部分とで異なっており同一でない。更に，図１の構造では，ソースコンタクト１０６を形成するためにソースコンタクト１０６の近傍においてワード線１０３が湾曲している。このような不規則性は，露光工程における近接効果を増大させ，メモリセルの寸法を不所望にばらつかせる。メモリセルの寸法のバラツキは，メモリセルの特性のバラツキを生じさせ，動作マージンの低下を招く。

特許文献１は，ソースコンタクトの近傍における構造の不規則性をなくすためのフラッシュメモリの構造を開示している。特許文献１に開示されている構造では，図２に示されているように，活性領域２０１と素子分離絶縁層２０２とが交互に並べられ，活性領域２０１と素子分離絶縁層２０２と交差するようにフラッシュメモリセルのコントロールゲートとして機能するワード線２０３が形成されている。活性領域２０１，素子分離絶縁層２０２の間隔は等間隔であり，ワード線２０３は湾曲していない。活性領域２０１には，ドレインコンタクト２０４とソースコンタクト２０５とが一列に並べられて配置されている。更に，ワード線２０３に対してドレインコンタクト２０４とソースコンタクト２０５との反対側には，ＳＡＳ技術を用いて形成されたソース領域２０６が形成されている。活性領域２０１とワード線２０３とが交差する位置にはメモリセルトランジスタが形成されている。メモリセルトランジスタの多くは，実際にデータを保持するメモリセル２１０として使用される。しかし，メモリセルトランジスタの一部はディプレッショントランジスタ２１１として使用される。ソースコンタクト２０５とソース領域２０６とは，このディプレッショントランジスタ２１１を介して電気的に接続される。このような構造は，ワード線２０３を湾曲させる必要をなくし，構造の規則性を有効に向上させる。特許文献１は，メモリセルトランジスタのチャネル領域にｎ型不純物を選択的に注入することによってディプレッショントランジスタ２１１を形成する技術，及びメモリセルトランジスタを過消去することによってディプレッショントランジスタ２１１を形成する技術を開示している。

特許文献１に開示されている技術の欠点は，図２のディプレッショントランジスタ２１１の形成の困難性にある。不純物の注入によってディプレッショントランジスタ２１１を形成するためには，ディプレッショントランジスタ２１１のチャネル領域にのみ開口するレジストパターンを形成する必要がある。これは，活性領域２０１の間隔が一般的にはデザインルールの最小寸法であること，及び位置合わせマージンが必要であることを考えると現実的でない。一方，メモリセルトランジスタを過消去してディプレッショントランジスタ２１１を形成する技術は，ディプレッショントランジスタ２１１の動作の安定性に問題がある。メモリセル２１０のリード動作時及びプログラム動作時には，ワード線２０３には正のバイアスが印加され，従って，チャネル領域には電子が流れる。この電子の一部はフローティングゲートに注入され（このような現象は，ソフトライトとして知られている），ディプレッショントランジスタ２１１として使用されるメモリセルトランジスタの閾値は徐々に増大する。最終的には，当該メモリセルトランジスタは，ディプレッショントランジスタとして機能しなくなる。このように，ソースコンタクトの近傍における構造の不規則性をなくすためにディプレッショントランジスタを使用することは，その形成の容易性の観点からは好適であるといえない。

このような背景から，不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための新たな技術の提供が求められている。
特開平１１−３１８００号公報 特開平１１−１４５４２８号公報

本発明の目的は，不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための新たな技術を提供することにある。

上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項の記述には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による不揮発性半導体記憶装置は，第１方向（ｘ軸方向）に並べられた複数の活性領域（２）と，複数の活性領域（２）の間に介設されている複数の素子分離絶縁層（３）とを含む半導体基板（１）と，複数の活性領域（２）にそれぞれに対向するように位置し，且つ，第１方向（ｘ軸方向）に並べられた複数のフローティングゲート（５）と，複数のフローティングゲート（５）に対向するように位置し，且つ，複数の活性領域（２）及び複数の素子分離絶縁層（３）と交差するように第１方向（ｘ軸方向）に延設されたワード線（４）と，複数の活性領域（２）の表面部にそれぞれに形成された拡散層（９，１３）にそれぞれに接続され，且つ，第１方向（ｘ軸方向）に並べられている複数のコンタクト
（１１，１２）とを備えている。複数のコンタクト（１１，１２）は，ドレインコンタクト（１１）とソースコンタクト（１２）とを含む。拡散層（９，１３）は，ドレインコンタクト（１１）に接続されているドレイン領域（９）と，ソースコンタクト（１２）に接続されているソース拡散層（１３）とを含む。半導体基板（１）は，ワード線（４）に対して上記コンタクト（１１，１２）の反対側に位置し，且つ，第１方向（ｘ軸方向）に延伸する導電性のソース領域（１４）と，ソース領域（１４）から第１方向（ｘ軸方向）と垂直な第２方向（ｙ軸方向）に延伸してソース拡散層（１３）に接続する埋め込み拡散層（１５）とを含む。このような不揮発性半導体記憶装置は，ドレインコンタクト（１１）とソースコンタクト（１２）とを同一列に並べることを可能にし，また，ワード線（４）から湾曲部を排除することに好適な構造を有している。かかる不揮発性半導体記憶装置は，メモリアレイの構造の規則性の向上に有効である。

埋め込み拡散層（１５）は，複数の素子分離絶縁層（３）のうちのソースコンタクト活性領域に隣接する素子分離絶縁層（３）の下方に位置することが好適である。

前記複数のコンタクト（１１，１２）は，ソースコンタクト（１２）に隣接する前記素子分離絶縁層を挟んで前記ソースコンタクト（１２）に隣接する他のソースコンタクト（１２）を含み，埋め込み拡散層（１５）は，ソースコンタクト（１２）に接続されている拡散層（１３）と他のソースコンタクト（１２）に接続されている拡散層（１３）との両方に接続することが好適である。

他の観点において，本発明による不揮発性半導体記憶装置は，第１方向に延在する複数の第１拡散層（９，１３）と，第１拡散層（９，１３）に隣接し，前記第１方向に延在する複数の素子分離溝（２１）と，第１方向に垂直な第２方向に延在する複数のワード線（４）と，第１拡散層（９，１３）に，所定の間隔で上部配線と接続されるコンタクト（１１，１２）と，複数の素子分離溝（２１）の下層に所定の間隔で第１方向に形成された第２拡散層（１５）とを備えている。当該不揮発性半導体記憶装置では，第１拡散層（９，１３）と第２拡散層（１５）とワード線（４）とから複数のメモリセル（１１０）が構成されている。更に，第２拡散層（１５）に隣接する第１拡散層（１３）に存在するコンタクト（１２）は、メモリセル（１１０）の共通ソース配線と接続され、第２拡散層（１５）に隣接しない第１拡散層（９）に存在するコンタクトは、メモリセル（１１０）それぞれのドレイン配線と接続される。上記のコンタクト（１１，１２）は、ワード線（４）の延在方向に平行に並べられていることが好ましい。更に，第１拡散層（９，１３）とコンタクト（１１，１２）とは，所定の間隔で等間隔に並べられていることが好ましい。

本発明による不揮発性半導体記憶装置の製造方法は，
活性領域（２）を規定する複数のハードマスク（２２）を，第１方向（ｘ軸方向）に並ぶように半導体基板（１）の表面に形成する工程と，
第１方向（ｘ軸方向）と垂直な第２方向（ｙ軸方向）に延伸する素子分離のためのトレンチ（２１）を，複数，ハードマスク（２２）を用いたエッチングによって形成する工程と，
複数のトレンチ（２１）の一部のトレンチの底部に，埋め込み拡散層（１５）を形成する工程と，
複数のトレンチ（２１）をそれぞれに埋め込む素子分離絶縁層（３）を形成する工程と，
複数の活性領域（２）にそれぞれに対向するように位置し，且つ第１方向（ｘ軸方向）に並べられた複数のフローティングゲート（５）を形成する工程と，
複数のフローティングゲート（５）に対向するように位置し，且つ，複数の活性領域（２）及び複数の素子分離絶縁層（３）と交差するようにワード線（４）を形成する工程と，
活性領域（２）のそれぞれの表面部に，前記ワード線（４）の一の側に拡散層（９，１３）を形成し，他の側にソース領域（１４）を形成する工程と，
拡散層（９，１３）にそれぞれに接続された，第１方向（ｘ軸方向）に並べられている複数のコンタクト（１１，１２）を形成する工程
とを備えている。
形成された複数のコンタクト（１１，１２）は，ドレインコンタクト（１１）とソースコンタクト（１２）とを含み，拡散層（９，１３）は，拡散層（９，１３）のうちソースコンタクト（１２）に接続されている拡散層（１３）が埋め込み拡散層（１５）に接続されるように形成され，
ソース領域（１４）は，埋め込み拡散層（１５）に接続されるように形成される。

埋め込み拡散層（１５）を形成する工程は，
前記一部のトレンチを露出する開口（２３ａ）を有するようにマスク（２３）を形成する工程と，
開口（２３ａ）によって露出されている部分に不純物を導入して埋め込み拡散層（１５）を形成する工程
とを含み，
開口（２３ａ）の第１方向（ｘ軸方向）の幅は，ハードマスク（２２）の間隔よりも広いことが好適である。このような製造方法は，埋め込み拡散層（１５）の形成に使用される開口（２３ａ）を位置合わせを容易化することができる。

本発明により，不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための好適な技術が提供される。

図３は，本発明の実施の一形態による不揮発性半導体記憶装置の構造を示す平面図である。本実施の形態の不揮発性半導体記憶装置は，活性領域２と素子分離絶縁層３とが交互に並ぶように形成されている半導体基板１を備えている。ワード線４が，活性領域２と素子分離絶縁層３とに交差するように，且つ，ｘ軸方向に延伸するように形成されている。

図４Ｂに示されているように，ワード線４と活性領域２とが交差する位置に，メモリセルトランジスタが形成されている。より詳細には，メモリセルトランジスタは，ワード線４と活性領域２との間に設けられたフローティングゲート５を備えている。フローティングゲート５は，ゲート絶縁膜６によって活性領域２から分離されており，更にＯＮＯ膜７によってワード線４から分離されている；ＯＮＯ膜７とは，２つの酸化シリコン膜と，その間に設けられている窒化シリコン膜とからなる構造体である。ワード線４は，メモリセルトランジスタのコントロールゲートとして機能する。メモリセルトランジスタは，層間絶縁膜８によって被覆されている。

メモリセルトランジスタは，その多くが実際にデータを記憶するメモリセル１０として使用される。しかし，一部は，実際にデータを記憶するためには使用されない。データを記憶するために使用されないメモリセルトランジスタは，以後，非アクティブセル２０と記述される。

図３に戻り，活性領域２には，ｘ軸方向に並べられたコンタクトが接続されている。そのコンタクトの一部は，図４Ａに示されているように，拡散層９に接続されているドレインコンタクト１１であり，残りは，拡散層１３に接続されているソースコンタクト１２である；隣接する２つのコンタクトが，ソースコンタクト１２として使用される。拡散層９は，メモリセル１０として使用されるメモリセルトランジスタのドレインとして機能する。このため，拡散層９はドレイン領域９と記載されることがある。拡散層１３は，構造上は非アクティブセル２０として使用されるメモリセルトランジスタのドレインである。しかし，拡散層１３は，実際には，ソースコンタクト１２をメモリセルトランジスタのソースに接続する導電体として使用される。ドレインコンタクト１１，ソースコンタクト１２は，いずれも，層間絶縁膜８を貫通するように形成されている。

図３を参照して，ワード線４に対してドレインコンタクト１１，ソースコンタクト１２の反対側には，ＳＡＳ技術によってソース領域１４が形成されている。ソース領域１４は，メモリセルトランジスタの共通のソースとして機能する。図４Ｃに示されているように，ソース領域１４は，素子分離のためのトレンチ２１の底部を横断して活性領域２を互いに接続するように形成されている。メモリセルトランジスタの構造については，図４Ｄも参照されたい。

図３に戻って，本実施の形態の不揮発性半導体記憶装置では，ソースコンタクト１２とソース領域１４との間の電気的接続は，ソースコンタクト１２の間に位置する素子分離絶縁層３の下方に形成されている埋め込み拡散層によって達成される。この埋め込み拡散層は，ソース領域１４から素子分離絶縁層３の下方を通過してｙ軸方向に延伸する。該埋め込み拡散層は，図４Ａ，図４Ｂでは，符号１５によって参照されている。図４Ａに示されているように，埋め込み拡散層１５は，ソースコンタクト１２が接続されている拡散層１３に接続されている。このような構造により，ソース領域１４は，埋め込み拡散層１５及び拡散層１３を介してソースコンタクト１２に電気的に接続される。

素子分離絶縁層３の下方に埋め込み拡散層１５を有する図３の構造は，ワード線４を湾曲させる必要をなくし，更に，ドレインコンタクト１１とソースコンタクト１２とを等間隔に一列に並べることを可能にする。加えて，図３の構造は，ソースコンタクト１２とソース領域１４とを電気的に接続するためにディプレッショントランジスタの形成を必要としない。このような構造は，製造が容易でありながら，メモリアレイの構造の規則性を有効に向上させることができる。

更に図３の構造は，埋め込み拡散層１５の形成がメモリセル１０の特性に及ぼす影響も少ないという利点を有している。図４Ｂを参照して，埋め込み拡散層１５の形成は，その近傍に位置するメモリセルトランジスタの特性に影響を及ぼす可能性がある。しかし，図３の構造では，埋め込み拡散層１５の形成による影響を受けやすいメモリセルトランジスタは，非アクティブセル２０として使用され，データの記憶に使用されるメモリセル１０は，埋め込み拡散層１５から離れている。このため，図３の構造では，埋め込み拡散層１５の形成がメモリセル１０の特性に及ぼす影響は少ない。

図５Ａ乃至図５５Ｆは，本実施の形態の不揮発性半導体記憶装置の製造工程を示す平面図であり，図６Ａ乃至図６Ｈは，当該製造工程を示す断面図である。

本実施の形態の不揮発性半導体記憶装置の製造工程は，図５Ａに示されているように，半導体基板１の表面に窒化シリコンでハードマスク２２を形成した後，図６Ａに示されているように，そのハードマスク２２を用いて素子分離のために使用されるトレンチ２１をエッチングによって形成する工程を備えている。トレンチ２１は，ｙ軸方向に延伸している。半導体基板１の表面部のうちのハードマスク２２によって被覆されている部分は，活性領域２として使用される。

トレンチ２１の形成の後，図５Ｂに示されているように，レジストマスク２３が半導体基板１の全体を被覆するように形成される。レジストマスク２３には，数本〜数十本のトレンチ２１あたりに一本の割合でスリット２３ａが設けられている。スリット２３ａは，埋め込み拡散層１５が形成されるべきトレンチ２１の底部を露出するように，且つ，埋め込み拡散層１５が形成されるべきトレンチ２１に隣接するハードマスク２２の一部が露出されるように形成されている。

続いて，図６Ｂに示されているように，スリット２３ａによって露出されている部分に不純物が高濃度に注入され，これによりＮ^＋型の埋め込み拡散層１５が形成される。不純物の注入時にはハードマスク２２が残存され，不純物はそのハードマスク２２によって阻止されるため，スリット２３ａの幅Ｗは，ハードマスク２２の間隔Ｗ’よりも広くすることが可能である。これは，スリット２３ａの位置合わせを容易化するために好適である。

続いて，トレンチ２１が絶縁膜で埋め込まれて素子分離絶縁層３が形成され，その後，ハードマスク２２が除去される。ハードマスク２２が除去された後，半導体基板１の表面に熱酸化によってゲート絶縁膜６が形成される。続いて，フローティングゲート５となるポリシリコン膜が形成され，そのポリシリコン膜が，トレンチ２１に平行にエッチングされる。

続いて，第１の酸化シリコン膜，窒化シリコン膜，及び第２の酸化シリコン膜が順次に形成された後，ポリシリコン膜が形成され，これらの膜が，ｘ軸方向に平行にパターニングされる。これにより，図５Ｃ及び図６Ｃに示されているように，フローティングゲート５，ＯＮＯ膜７，及びコントロールゲートとして使用されるワード線４が形成される。

続いて，図５Ｄに示されているように，ソース領域１４となる部分以外を被覆するレジストマスク２４が形成される。このレジストマスク２４は，ＳＡＳ技術によってソース領域１４を形成するためのものである。続いて，図６Ｅに示されているように，ソース領域１４となる部分についてのみトレンチ２１に埋め込まれている絶縁膜が除去され，当該部分のトレンチ２１が露出される；それ以外の部分では，図６Ｄに示されているように，トレンチ２１を埋め込む絶縁膜は除去されない。

続いて，レジストマスク２４が除去された後，不純物が高濃度に注入される。これにより，図５Ｅに示されているように，拡散層（ドレイン領域）９，拡散層１３，及びソース領域１４が形成される。図６Ｆに示されているように，不純物が到達する深さは，拡散層１３が埋め込み拡散層１５に接合するように制御される。更に図６Ｇに示されているように，ソース領域１４は埋め込み拡散層１５と交差しており，交差する部分では，ソース領域１４と埋め込み拡散層１５とは一体化している。

続いて，半導体基板１の全面が層間絶縁膜８によって被覆された後，図５Ｆに示されているように，ドレインコンタクト１１とソースコンタクト１２とが形成される。図６Ｈに示されているように，ドレインコンタクト１１は，層間絶縁膜８を貫通してドレイン領域９に到達するように形成され，ソースコンタクト１２は，拡散層１３に到達するように形成される。

以上に説明されているように，素子分離絶縁層３の下方に埋め込み拡散層１５を有する本実施の形態の不揮発性半導体記憶装置は，製造が容易でありながら，メモリアレイの構造の規則性を向上することができる。

図１は，従来の不揮発性半導体記憶装置の構造を示す平面図である。 図２は，他の従来の不揮発性半導体記憶装置の構造を示す平面図である。 図３は，本発明の実施の一形態の不揮発性半導体記憶装置の構造を示す平面図である。 図４Ａは，本発明の実施の一形態の不揮発性半導体記憶装置の構造を示す断面図である。 図４Ｂは，本発明の実施の一形態の不揮発性半導体記憶装置の構造を示す断面図である。 図４Ｃは，本発明の実施の一形態の不揮発性半導体記憶装置の構造を示す断面図である。 図４Ｄは，本発明の実施の一形態の不揮発性半導体記憶装置の構造を示す断面図である。 図５Ａは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す平面図である。 図５Ｂは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す平面図である。 図５Ｃは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す平面図である。 図５Ｄは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す平面図である。 図５Ｅは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す平面図である。 図５Ｆは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す平面図である。 図６Ａは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ａの６Ａ−６Ａ断面の構造を示している。 図６Ｂは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｂの６Ｂ−６Ｂ断面の構造を示している。 図６Ｃは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｃの６Ｃ−６Ｃ断面の構造を示している。 図６Ｄは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｄの６Ｄ−６Ｄ断面の構造を示している。 図６Ｅは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｄの６Ｅ−６Ｅ断面の構造を示している。 図６Ｆは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｅの６Ｆ−６Ｆ断面の構造を示している。 図６Ｇは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｆの６Ｇ−６Ｇ断面の構造を示している。 図６Ｈは，本発明の実施の一形態の不揮発性半導体記憶装置の製造方法を示す断面図であり，具体的には，図５Ｄの６Ｄ−６Ｄ断面の構造を示している。

符号の説明

１：半導体基板
２：活性領域
３：素子分離絶縁層
４：ワード線
５：フローティングゲート
６：ゲート絶縁膜
７：ＯＮＯ膜
８：層間絶縁膜
９：拡散層（ドレイン領域）
１０：メモリセル
１１：ドレインコンタクト
１２：ソースコンタクト
１３：拡散層
１４：ソース領域
１５：埋め込み拡散層
２０：非アクティブセル
２１：トレンチ
２２：ハードマスク
２３，２４：レジストマスク
２３ａ：スリット

Claims (10)

1. 第１方向に並べられた複数の活性領域と，前記複数の活性領域の間に介設されている複数の素子分離絶縁層とを含む半導体基板と，
   前記複数の活性領域にそれぞれに対向するように位置し，且つ，前記第１方向に並べられた複数のフローティングゲートと，
   前記複数のフローティングゲートに対向するように位置し，且つ，前記複数の活性領域及び前記複数の素子分離絶縁層と交差するように前記第１方向に延設されたワード線と，
   前記複数の活性領域の表面部にそれぞれに形成された拡散層にそれぞれに接続され，且つ，前記第１方向に並べられている複数のコンタクト
   とを備え，
   前記複数のコンタクトは，ドレインコンタクトとソースコンタクトとを含み，
   前記拡散層は，前記ドレインコンタクトに接続されているドレイン領域と，前記ソースコンタクトに接続されているソース拡散層とを含み，
   前記半導体基板は，
   前記ワード線に対して前記複数のコンタクトの反対側に位置し，且つ，前記第１方向に延伸する導電性のソース領域と，
   前記ソース領域から前記第１方向と垂直な第２方向に延伸して前記ソース拡散層に接続する埋め込み拡散層
   とを含む
   不揮発性半導体記憶装置。
2. 前記埋め込み拡散層は，複数の素子分離絶縁層のうちの前記ソースコンタクトに隣接する素子分離絶縁層の下方に位置する
   不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体装置であって，
   前記複数のコンタクトは，前記ソースコンタクトに隣接する前記素子分離絶縁層を挟んで前記ソースコンタクトに隣接する他のソースコンタクトを含み，
   前記埋め込み拡散層は，前記ソースコンタクトに接続されている前記拡散層と，前記他のソースコンタクトに接続されている前記拡散層との両方に接続されている
   不揮発性半導体記憶装置。
4. 請求項１に記載の不揮発性半導体記憶装置であって，
   前記複数の活性領域と前記複数の素子分離領域とは，等間隔に並べられている
   不揮発性半導体記憶装置。
5. 請求項１に記載の不揮発性半導体記憶装置であって，
   前記ワード線は，前記ソースコンタクトの近傍において湾曲していない
   不揮発性半導体記憶装置。
6. 第１方向に延在する複数の第１拡散層と，
   前記第１拡散層に隣接し，前記第１方向に延在する複数の素子分離溝と，
   前記第１方向に垂直な第２方向に延在する複数のワード線と，
   前記第１拡散層に，所定の間隔で上部配線と接続されるコンタクトと，
   前記複数の素子分離溝の下層に所定の間隔で第１方向に形成された第２拡散層
   とを備え，
   前記第１拡散層と前記第２拡散層と前記ワード線とから複数のメモリセルを構成し、
   前記第２拡散層に隣接する第１拡散層に存在するコンタクトは、前記メモリセルの共通ソース配線と接続され、
   前記第２拡散層に隣接しない第１拡散層に存在するコンタクトは、前記メモリセルそれぞれのドレイン配線と接続される
   不揮発性半導体記憶装置。
7. 請求項６に記載の不揮発性半導体記憶装置であって，
   前記コンタクトは、前記ワード線の延在方向に平行に並べられている
   不揮発性半導体記憶装置。
8. 請求項６に記載の不揮発性半導体記憶装置であって，
   前記第１拡散層と前記コンタクトとは，所定の間隔で等間隔に並べられている
   不揮発性半導体記憶装置。
9. 活性領域を規定する複数のハードマスクを，第１方向に並ぶように半導体基板の表面に形成する工程と，
   前記第１方向と垂直な第２方向に延伸する素子分離のためのトレンチを，複数，前記ハードマスクを用いたエッチングによって形成する工程と，
   前記複数のトレンチの一部のトレンチの底部に，埋め込み拡散層を形成する工程と，
   前記複数のトレンチをそれぞれに埋め込む素子分離絶縁層を形成する工程と，
   前記複数の活性領域にそれぞれに対向するように位置し，且つ前記第１方向に並べられた複数のフローティングゲートを形成する工程と，
   前記複数のフローティングゲートに対向するように位置し，且つ，複数の活性領域及び前記複数の素子分離絶縁層と交差するようにワード線を形成する工程と，
   前記活性領域のそれぞれの表面部に，前記ワード線の一の側に拡散層を形成し，他の側にソース領域を形成する工程と，
   前記拡散層にそれぞれに接続された，前記第１方向に並べられている複数のコンタクトを形成する工程
   とを備え，
   前記複数のコンタクトは，ドレインコンタクトとソースコンタクトとを含み，
   前記拡散層は，前記拡散層のうち，前記ソースコンタクトに接続されている拡散層が前記埋め込み拡散層に接続されるように形成され，
   前記ソース領域は，前記埋め込み拡散層に接続されるように形成される
   不揮発性半導体記憶装置の製造方法。
10. 請求項９に記載の不揮発性半導体記憶装置の製造方法であって，
    前記埋め込み拡散層を形成する工程は，
    前記一部のトレンチを露出する開口を有するようにマスクを形成する工程と，
    前記開口によって露出されている部分に不純物を導入して埋め込み拡散層を形成する工程
    とを含み，
    前記開口の前記第１方向の幅は，前記ハードマスクの間隔よりも広い
    不揮発性半導体記憶装置の製造方法。

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