JP2006054283A - 不揮発性半導体記憶装置,及びその製造方法 - Google Patents
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Abstract
【課題】 不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための好適な技術を提供する
【解決手段】 本発明による不揮発性半導体記憶装置は,第方向に並べられた複数の活性領域2と,複数の活性領域2の間に介設されている複数の素子分離絶縁層3とを含む半導体基板1と,複数の活性領域2にそれぞれに対向するように位置し,且つ,第1方向に並べられた複数のフローティングゲート5と,複数のフローティングゲート5に対向するように位置し,且つ,複数の活性領域2及び複数の素子分離絶縁層3と交差するように第1方向に延設されたワード線4と,複数の活性領域2の表面部にそれぞれに形成された拡散層9,13にそれぞれに接続され,且つ,第1方向に並べられているドレインコンタクト11とソースコンタクト12とを含む。半導体基板1は,更に,ワード線4に対して上記コンタクト11,12の反対側に位置し,且つ,第1方向に延伸する導電性のソース領域14と,ソース領域14から第1方向と垂直な第2方向に延伸してソース拡散層13に接続する埋め込み拡散層15とを含む。
【選択図】 図3
【解決手段】 本発明による不揮発性半導体記憶装置は,第方向に並べられた複数の活性領域2と,複数の活性領域2の間に介設されている複数の素子分離絶縁層3とを含む半導体基板1と,複数の活性領域2にそれぞれに対向するように位置し,且つ,第1方向に並べられた複数のフローティングゲート5と,複数のフローティングゲート5に対向するように位置し,且つ,複数の活性領域2及び複数の素子分離絶縁層3と交差するように第1方向に延設されたワード線4と,複数の活性領域2の表面部にそれぞれに形成された拡散層9,13にそれぞれに接続され,且つ,第1方向に並べられているドレインコンタクト11とソースコンタクト12とを含む。半導体基板1は,更に,ワード線4に対して上記コンタクト11,12の反対側に位置し,且つ,第1方向に延伸する導電性のソース領域14と,ソース領域14から第1方向と垂直な第2方向に延伸してソース拡散層13に接続する埋め込み拡散層15とを含む。
【選択図】 図3
Description
本発明は,不揮発性半導体記憶装置,及びその製造方法に関し,特に,フラッシュメモリに例示される,データをフローティングゲートに蓄積された電荷として記憶する不揮発性半導体記憶装置,及びその製造方法に関する。
NOR型セルアーキテクチャは,フラッシュメモリに広く使用されるアーキテクチャの一つである。図1は,典型的なNOR型フラッシュメモリの構造を示す平面図である(特許文献1の従来の技術の欄,及び特許文献2を参照)。典型的なNOR型フラッシュメモリのメモリアレイには,活性領域101と素子分離絶縁層102とが交互に並べられて形成されている。活性領域101及び素子分離絶縁層102と交差するように,コントロールゲートとして機能するワード線103が形成されている。活性領域101とワード線103との間にはフローティングゲート(図示されない)が形成され,活性領域101とワード線103とが交差する部分がフラッシュメモリセル110として使用される。活性領域101のうち,フラッシュメモリセル110のドレインとして使用される部分には,ドレインコンタクト104が形成されている。ワード線103に対してドレインコンタクト104の反対の側には,SAS(self-aligned source)技術によってソース領域105が形成されている。ソース領域105には,ソースコンタクト106が接続されている。
図1に示されている構造の問題点は,ソースコンタクト106の近傍における平面構造の不規則性である。図1の構造では,素子分離絶縁層102,フローティングゲート,及びドレインコンタクト104の間隔は,ソースコンタクト106の近傍と他の部分とで異なっており同一でない。更に,図1の構造では,ソースコンタクト106を形成するためにソースコンタクト106の近傍においてワード線103が湾曲している。このような不規則性は,露光工程における近接効果を増大させ,メモリセルの寸法を不所望にばらつかせる。メモリセルの寸法のバラツキは,メモリセルの特性のバラツキを生じさせ,動作マージンの低下を招く。
特許文献1は,ソースコンタクトの近傍における構造の不規則性をなくすためのフラッシュメモリの構造を開示している。特許文献1に開示されている構造では,図2に示されているように,活性領域201と素子分離絶縁層202とが交互に並べられ,活性領域201と素子分離絶縁層202と交差するようにフラッシュメモリセルのコントロールゲートとして機能するワード線203が形成されている。活性領域201,素子分離絶縁層202の間隔は等間隔であり,ワード線203は湾曲していない。活性領域201には,ドレインコンタクト204とソースコンタクト205とが一列に並べられて配置されている。更に,ワード線203に対してドレインコンタクト204とソースコンタクト205との反対側には,SAS技術を用いて形成されたソース領域206が形成されている。活性領域201とワード線203とが交差する位置にはメモリセルトランジスタが形成されている。メモリセルトランジスタの多くは,実際にデータを保持するメモリセル210として使用される。しかし,メモリセルトランジスタの一部はディプレッショントランジスタ211として使用される。ソースコンタクト205とソース領域206とは,このディプレッショントランジスタ211を介して電気的に接続される。このような構造は,ワード線203を湾曲させる必要をなくし,構造の規則性を有効に向上させる。特許文献1は,メモリセルトランジスタのチャネル領域にn型不純物を選択的に注入することによってディプレッショントランジスタ211を形成する技術,及びメモリセルトランジスタを過消去することによってディプレッショントランジスタ211を形成する技術を開示している。
特許文献1に開示されている技術の欠点は,図2のディプレッショントランジスタ211の形成の困難性にある。不純物の注入によってディプレッショントランジスタ211を形成するためには,ディプレッショントランジスタ211のチャネル領域にのみ開口するレジストパターンを形成する必要がある。これは,活性領域201の間隔が一般的にはデザインルールの最小寸法であること,及び位置合わせマージンが必要であることを考えると現実的でない。一方,メモリセルトランジスタを過消去してディプレッショントランジスタ211を形成する技術は,ディプレッショントランジスタ211の動作の安定性に問題がある。メモリセル210のリード動作時及びプログラム動作時には,ワード線203には正のバイアスが印加され,従って,チャネル領域には電子が流れる。この電子の一部はフローティングゲートに注入され(このような現象は,ソフトライトとして知られている),ディプレッショントランジスタ211として使用されるメモリセルトランジスタの閾値は徐々に増大する。最終的には,当該メモリセルトランジスタは,ディプレッショントランジスタとして機能しなくなる。このように,ソースコンタクトの近傍における構造の不規則性をなくすためにディプレッショントランジスタを使用することは,その形成の容易性の観点からは好適であるといえない。
このような背景から,不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための新たな技術の提供が求められている。
特開平11−31800号公報
特開平11−145428号公報
本発明の目的は,不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための新たな技術を提供することにある。
上記の目的を達成するために,本発明は,以下に述べられる手段を採用する。その手段に含まれる技術的事項の記述には,[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために,[発明を実施するための最良の形態]で使用される番号・符号が付加されている。但し,付加された番号・符号は,[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明による不揮発性半導体記憶装置は,第1方向(x軸方向)に並べられた複数の活性領域(2)と,複数の活性領域(2)の間に介設されている複数の素子分離絶縁層(3)とを含む半導体基板(1)と,複数の活性領域(2)にそれぞれに対向するように位置し,且つ,第1方向(x軸方向)に並べられた複数のフローティングゲート(5)と,複数のフローティングゲート(5)に対向するように位置し,且つ,複数の活性領域(2)及び複数の素子分離絶縁層(3)と交差するように第1方向(x軸方向)に延設されたワード線(4)と,複数の活性領域(2)の表面部にそれぞれに形成された拡散層(9,13)にそれぞれに接続され,且つ,第1方向(x軸方向)に並べられている複数のコンタクト
(11,12)とを備えている。複数のコンタクト(11,12)は,ドレインコンタクト(11)とソースコンタクト(12)とを含む。拡散層(9,13)は,ドレインコンタクト(11)に接続されているドレイン領域(9)と,ソースコンタクト(12)に接続されているソース拡散層(13)とを含む。半導体基板(1)は,ワード線(4)に対して上記コンタクト(11,12)の反対側に位置し,且つ,第1方向(x軸方向)に延伸する導電性のソース領域(14)と,ソース領域(14)から第1方向(x軸方向)と垂直な第2方向(y軸方向)に延伸してソース拡散層(13)に接続する埋め込み拡散層(15)とを含む。このような不揮発性半導体記憶装置は,ドレインコンタクト(11)とソースコンタクト(12)とを同一列に並べることを可能にし,また,ワード線(4)から湾曲部を排除することに好適な構造を有している。かかる不揮発性半導体記憶装置は,メモリアレイの構造の規則性の向上に有効である。
(11,12)とを備えている。複数のコンタクト(11,12)は,ドレインコンタクト(11)とソースコンタクト(12)とを含む。拡散層(9,13)は,ドレインコンタクト(11)に接続されているドレイン領域(9)と,ソースコンタクト(12)に接続されているソース拡散層(13)とを含む。半導体基板(1)は,ワード線(4)に対して上記コンタクト(11,12)の反対側に位置し,且つ,第1方向(x軸方向)に延伸する導電性のソース領域(14)と,ソース領域(14)から第1方向(x軸方向)と垂直な第2方向(y軸方向)に延伸してソース拡散層(13)に接続する埋め込み拡散層(15)とを含む。このような不揮発性半導体記憶装置は,ドレインコンタクト(11)とソースコンタクト(12)とを同一列に並べることを可能にし,また,ワード線(4)から湾曲部を排除することに好適な構造を有している。かかる不揮発性半導体記憶装置は,メモリアレイの構造の規則性の向上に有効である。
埋め込み拡散層(15)は,複数の素子分離絶縁層(3)のうちのソースコンタクト活性領域に隣接する素子分離絶縁層(3)の下方に位置することが好適である。
前記複数のコンタクト(11,12)は,ソースコンタクト(12)に隣接する前記素子分離絶縁層を挟んで前記ソースコンタクト(12)に隣接する他のソースコンタクト(12)を含み,埋め込み拡散層(15)は,ソースコンタクト(12)に接続されている拡散層(13)と他のソースコンタクト(12)に接続されている拡散層(13)との両方に接続することが好適である。
他の観点において,本発明による不揮発性半導体記憶装置は,第1方向に延在する複数の第1拡散層(9,13)と,第1拡散層(9,13)に隣接し,前記第1方向に延在する複数の素子分離溝(21)と,第1方向に垂直な第2方向に延在する複数のワード線(4)と,第1拡散層(9,13)に,所定の間隔で上部配線と接続されるコンタクト(11,12)と,複数の素子分離溝(21)の下層に所定の間隔で第1方向に形成された第2拡散層(15)とを備えている。当該不揮発性半導体記憶装置では,第1拡散層(9,13)と第2拡散層(15)とワード線(4)とから複数のメモリセル(110)が構成されている。更に,第2拡散層(15)に隣接する第1拡散層(13)に存在するコンタクト(12)は、メモリセル(110)の共通ソース配線と接続され、第2拡散層(15)に隣接しない第1拡散層(9)に存在するコンタクトは、メモリセル(110)それぞれのドレイン配線と接続される。上記のコンタクト(11,12)は、ワード線(4)の延在方向に平行に並べられていることが好ましい。更に,第1拡散層(9,13)とコンタクト(11,12)とは,所定の間隔で等間隔に並べられていることが好ましい。
本発明による不揮発性半導体記憶装置の製造方法は,
活性領域(2)を規定する複数のハードマスク(22)を,第1方向(x軸方向)に並ぶように半導体基板(1)の表面に形成する工程と,
第1方向(x軸方向)と垂直な第2方向(y軸方向)に延伸する素子分離のためのトレンチ(21)を,複数,ハードマスク(22)を用いたエッチングによって形成する工程と,
複数のトレンチ(21)の一部のトレンチの底部に,埋め込み拡散層(15)を形成する工程と,
複数のトレンチ(21)をそれぞれに埋め込む素子分離絶縁層(3)を形成する工程と,
複数の活性領域(2)にそれぞれに対向するように位置し,且つ第1方向(x軸方向)に並べられた複数のフローティングゲート(5)を形成する工程と,
複数のフローティングゲート(5)に対向するように位置し,且つ,複数の活性領域(2)及び複数の素子分離絶縁層(3)と交差するようにワード線(4)を形成する工程と,
活性領域(2)のそれぞれの表面部に,前記ワード線(4)の一の側に拡散層(9,13)を形成し,他の側にソース領域(14)を形成する工程と,
拡散層(9,13)にそれぞれに接続された,第1方向(x軸方向)に並べられている複数のコンタクト(11,12)を形成する工程
とを備えている。
形成された複数のコンタクト(11,12)は,ドレインコンタクト(11)とソースコンタクト(12)とを含み,拡散層(9,13)は,拡散層(9,13)のうちソースコンタクト(12)に接続されている拡散層(13)が埋め込み拡散層(15)に接続されるように形成され,
ソース領域(14)は,埋め込み拡散層(15)に接続されるように形成される。
活性領域(2)を規定する複数のハードマスク(22)を,第1方向(x軸方向)に並ぶように半導体基板(1)の表面に形成する工程と,
第1方向(x軸方向)と垂直な第2方向(y軸方向)に延伸する素子分離のためのトレンチ(21)を,複数,ハードマスク(22)を用いたエッチングによって形成する工程と,
複数のトレンチ(21)の一部のトレンチの底部に,埋め込み拡散層(15)を形成する工程と,
複数のトレンチ(21)をそれぞれに埋め込む素子分離絶縁層(3)を形成する工程と,
複数の活性領域(2)にそれぞれに対向するように位置し,且つ第1方向(x軸方向)に並べられた複数のフローティングゲート(5)を形成する工程と,
複数のフローティングゲート(5)に対向するように位置し,且つ,複数の活性領域(2)及び複数の素子分離絶縁層(3)と交差するようにワード線(4)を形成する工程と,
活性領域(2)のそれぞれの表面部に,前記ワード線(4)の一の側に拡散層(9,13)を形成し,他の側にソース領域(14)を形成する工程と,
拡散層(9,13)にそれぞれに接続された,第1方向(x軸方向)に並べられている複数のコンタクト(11,12)を形成する工程
とを備えている。
形成された複数のコンタクト(11,12)は,ドレインコンタクト(11)とソースコンタクト(12)とを含み,拡散層(9,13)は,拡散層(9,13)のうちソースコンタクト(12)に接続されている拡散層(13)が埋め込み拡散層(15)に接続されるように形成され,
ソース領域(14)は,埋め込み拡散層(15)に接続されるように形成される。
埋め込み拡散層(15)を形成する工程は,
前記一部のトレンチを露出する開口(23a)を有するようにマスク(23)を形成する工程と,
開口(23a)によって露出されている部分に不純物を導入して埋め込み拡散層(15)を形成する工程
とを含み,
開口(23a)の第1方向(x軸方向)の幅は,ハードマスク(22)の間隔よりも広いことが好適である。このような製造方法は,埋め込み拡散層(15)の形成に使用される開口(23a)を位置合わせを容易化することができる。
前記一部のトレンチを露出する開口(23a)を有するようにマスク(23)を形成する工程と,
開口(23a)によって露出されている部分に不純物を導入して埋め込み拡散層(15)を形成する工程
とを含み,
開口(23a)の第1方向(x軸方向)の幅は,ハードマスク(22)の間隔よりも広いことが好適である。このような製造方法は,埋め込み拡散層(15)の形成に使用される開口(23a)を位置合わせを容易化することができる。
本発明により,不揮発性半導体記憶装置のメモリアレイの構造の規則性を向上するための好適な技術が提供される。
図3は,本発明の実施の一形態による不揮発性半導体記憶装置の構造を示す平面図である。本実施の形態の不揮発性半導体記憶装置は,活性領域2と素子分離絶縁層3とが交互に並ぶように形成されている半導体基板1を備えている。ワード線4が,活性領域2と素子分離絶縁層3とに交差するように,且つ,x軸方向に延伸するように形成されている。
図4Bに示されているように,ワード線4と活性領域2とが交差する位置に,メモリセルトランジスタが形成されている。より詳細には,メモリセルトランジスタは,ワード線4と活性領域2との間に設けられたフローティングゲート5を備えている。フローティングゲート5は,ゲート絶縁膜6によって活性領域2から分離されており,更にONO膜7によってワード線4から分離されている;ONO膜7とは,2つの酸化シリコン膜と,その間に設けられている窒化シリコン膜とからなる構造体である。ワード線4は,メモリセルトランジスタのコントロールゲートとして機能する。メモリセルトランジスタは,層間絶縁膜8によって被覆されている。
メモリセルトランジスタは,その多くが実際にデータを記憶するメモリセル10として使用される。しかし,一部は,実際にデータを記憶するためには使用されない。データを記憶するために使用されないメモリセルトランジスタは,以後,非アクティブセル20と記述される。
図3に戻り,活性領域2には,x軸方向に並べられたコンタクトが接続されている。そのコンタクトの一部は,図4Aに示されているように,拡散層9に接続されているドレインコンタクト11であり,残りは,拡散層13に接続されているソースコンタクト12である;隣接する2つのコンタクトが,ソースコンタクト12として使用される。拡散層9は,メモリセル10として使用されるメモリセルトランジスタのドレインとして機能する。このため,拡散層9はドレイン領域9と記載されることがある。拡散層13は,構造上は非アクティブセル20として使用されるメモリセルトランジスタのドレインである。しかし,拡散層13は,実際には,ソースコンタクト12をメモリセルトランジスタのソースに接続する導電体として使用される。ドレインコンタクト11,ソースコンタクト12は,いずれも,層間絶縁膜8を貫通するように形成されている。
図3を参照して,ワード線4に対してドレインコンタクト11,ソースコンタクト12の反対側には,SAS技術によってソース領域14が形成されている。ソース領域14は,メモリセルトランジスタの共通のソースとして機能する。図4Cに示されているように,ソース領域14は,素子分離のためのトレンチ21の底部を横断して活性領域2を互いに接続するように形成されている。メモリセルトランジスタの構造については,図4Dも参照されたい。
図3に戻って,本実施の形態の不揮発性半導体記憶装置では,ソースコンタクト12とソース領域14との間の電気的接続は,ソースコンタクト12の間に位置する素子分離絶縁層3の下方に形成されている埋め込み拡散層によって達成される。この埋め込み拡散層は,ソース領域14から素子分離絶縁層3の下方を通過してy軸方向に延伸する。該埋め込み拡散層は,図4A,図4Bでは,符号15によって参照されている。図4Aに示されているように,埋め込み拡散層15は,ソースコンタクト12が接続されている拡散層13に接続されている。このような構造により,ソース領域14は,埋め込み拡散層15及び拡散層13を介してソースコンタクト12に電気的に接続される。
素子分離絶縁層3の下方に埋め込み拡散層15を有する図3の構造は,ワード線4を湾曲させる必要をなくし,更に,ドレインコンタクト11とソースコンタクト12とを等間隔に一列に並べることを可能にする。加えて,図3の構造は,ソースコンタクト12とソース領域14とを電気的に接続するためにディプレッショントランジスタの形成を必要としない。このような構造は,製造が容易でありながら,メモリアレイの構造の規則性を有効に向上させることができる。
更に図3の構造は,埋め込み拡散層15の形成がメモリセル10の特性に及ぼす影響も少ないという利点を有している。図4Bを参照して,埋め込み拡散層15の形成は,その近傍に位置するメモリセルトランジスタの特性に影響を及ぼす可能性がある。しかし,図3の構造では,埋め込み拡散層15の形成による影響を受けやすいメモリセルトランジスタは,非アクティブセル20として使用され,データの記憶に使用されるメモリセル10は,埋め込み拡散層15から離れている。このため,図3の構造では,埋め込み拡散層15の形成がメモリセル10の特性に及ぼす影響は少ない。
図5A乃至図55Fは,本実施の形態の不揮発性半導体記憶装置の製造工程を示す平面図であり,図6A乃至図6Hは,当該製造工程を示す断面図である。
本実施の形態の不揮発性半導体記憶装置の製造工程は,図5Aに示されているように,半導体基板1の表面に窒化シリコンでハードマスク22を形成した後,図6Aに示されているように,そのハードマスク22を用いて素子分離のために使用されるトレンチ21をエッチングによって形成する工程を備えている。トレンチ21は,y軸方向に延伸している。半導体基板1の表面部のうちのハードマスク22によって被覆されている部分は,活性領域2として使用される。
トレンチ21の形成の後,図5Bに示されているように,レジストマスク23が半導体基板1の全体を被覆するように形成される。レジストマスク23には,数本〜数十本のトレンチ21あたりに一本の割合でスリット23aが設けられている。スリット23aは,埋め込み拡散層15が形成されるべきトレンチ21の底部を露出するように,且つ,埋め込み拡散層15が形成されるべきトレンチ21に隣接するハードマスク22の一部が露出されるように形成されている。
続いて,図6Bに示されているように,スリット23aによって露出されている部分に不純物が高濃度に注入され,これによりN+型の埋め込み拡散層15が形成される。不純物の注入時にはハードマスク22が残存され,不純物はそのハードマスク22によって阻止されるため,スリット23aの幅Wは,ハードマスク22の間隔W’よりも広くすることが可能である。これは,スリット23aの位置合わせを容易化するために好適である。
続いて,トレンチ21が絶縁膜で埋め込まれて素子分離絶縁層3が形成され,その後,ハードマスク22が除去される。ハードマスク22が除去された後,半導体基板1の表面に熱酸化によってゲート絶縁膜6が形成される。続いて,フローティングゲート5となるポリシリコン膜が形成され,そのポリシリコン膜が,トレンチ21に平行にエッチングされる。
続いて,第1の酸化シリコン膜,窒化シリコン膜,及び第2の酸化シリコン膜が順次に形成された後,ポリシリコン膜が形成され,これらの膜が,x軸方向に平行にパターニングされる。これにより,図5C及び図6Cに示されているように,フローティングゲート5,ONO膜7,及びコントロールゲートとして使用されるワード線4が形成される。
続いて,図5Dに示されているように,ソース領域14となる部分以外を被覆するレジストマスク24が形成される。このレジストマスク24は,SAS技術によってソース領域14を形成するためのものである。続いて,図6Eに示されているように,ソース領域14となる部分についてのみトレンチ21に埋め込まれている絶縁膜が除去され,当該部分のトレンチ21が露出される;それ以外の部分では,図6Dに示されているように,トレンチ21を埋め込む絶縁膜は除去されない。
続いて,レジストマスク24が除去された後,不純物が高濃度に注入される。これにより,図5Eに示されているように,拡散層(ドレイン領域)9,拡散層13,及びソース領域14が形成される。図6Fに示されているように,不純物が到達する深さは,拡散層13が埋め込み拡散層15に接合するように制御される。更に図6Gに示されているように,ソース領域14は埋め込み拡散層15と交差しており,交差する部分では,ソース領域14と埋め込み拡散層15とは一体化している。
続いて,半導体基板1の全面が層間絶縁膜8によって被覆された後,図5Fに示されているように,ドレインコンタクト11とソースコンタクト12とが形成される。図6Hに示されているように,ドレインコンタクト11は,層間絶縁膜8を貫通してドレイン領域9に到達するように形成され,ソースコンタクト12は,拡散層13に到達するように形成される。
以上に説明されているように,素子分離絶縁層3の下方に埋め込み拡散層15を有する本実施の形態の不揮発性半導体記憶装置は,製造が容易でありながら,メモリアレイの構造の規則性を向上することができる。
1:半導体基板
2:活性領域
3:素子分離絶縁層
4:ワード線
5:フローティングゲート
6:ゲート絶縁膜
7:ONO膜
8:層間絶縁膜
9:拡散層(ドレイン領域)
10:メモリセル
11:ドレインコンタクト
12:ソースコンタクト
13:拡散層
14:ソース領域
15:埋め込み拡散層
20:非アクティブセル
21:トレンチ
22:ハードマスク
23,24:レジストマスク
23a:スリット
2:活性領域
3:素子分離絶縁層
4:ワード線
5:フローティングゲート
6:ゲート絶縁膜
7:ONO膜
8:層間絶縁膜
9:拡散層(ドレイン領域)
10:メモリセル
11:ドレインコンタクト
12:ソースコンタクト
13:拡散層
14:ソース領域
15:埋め込み拡散層
20:非アクティブセル
21:トレンチ
22:ハードマスク
23,24:レジストマスク
23a:スリット
Claims (10)
- 第1方向に並べられた複数の活性領域と,前記複数の活性領域の間に介設されている複数の素子分離絶縁層とを含む半導体基板と,
前記複数の活性領域にそれぞれに対向するように位置し,且つ,前記第1方向に並べられた複数のフローティングゲートと,
前記複数のフローティングゲートに対向するように位置し,且つ,前記複数の活性領域及び前記複数の素子分離絶縁層と交差するように前記第1方向に延設されたワード線と,
前記複数の活性領域の表面部にそれぞれに形成された拡散層にそれぞれに接続され,且つ,前記第1方向に並べられている複数のコンタクト
とを備え,
前記複数のコンタクトは,ドレインコンタクトとソースコンタクトとを含み,
前記拡散層は,前記ドレインコンタクトに接続されているドレイン領域と,前記ソースコンタクトに接続されているソース拡散層とを含み,
前記半導体基板は,
前記ワード線に対して前記複数のコンタクトの反対側に位置し,且つ,前記第1方向に延伸する導電性のソース領域と,
前記ソース領域から前記第1方向と垂直な第2方向に延伸して前記ソース拡散層に接続する埋め込み拡散層
とを含む
不揮発性半導体記憶装置。 - 前記埋め込み拡散層は,複数の素子分離絶縁層のうちの前記ソースコンタクトに隣接する素子分離絶縁層の下方に位置する
不揮発性半導体記憶装置。 - 請求項2に記載の不揮発性半導体装置であって,
前記複数のコンタクトは,前記ソースコンタクトに隣接する前記素子分離絶縁層を挟んで前記ソースコンタクトに隣接する他のソースコンタクトを含み,
前記埋め込み拡散層は,前記ソースコンタクトに接続されている前記拡散層と,前記他のソースコンタクトに接続されている前記拡散層との両方に接続されている
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって,
前記複数の活性領域と前記複数の素子分離領域とは,等間隔に並べられている
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって,
前記ワード線は,前記ソースコンタクトの近傍において湾曲していない
不揮発性半導体記憶装置。 - 第1方向に延在する複数の第1拡散層と,
前記第1拡散層に隣接し,前記第1方向に延在する複数の素子分離溝と,
前記第1方向に垂直な第2方向に延在する複数のワード線と,
前記第1拡散層に,所定の間隔で上部配線と接続されるコンタクトと,
前記複数の素子分離溝の下層に所定の間隔で第1方向に形成された第2拡散層
とを備え,
前記第1拡散層と前記第2拡散層と前記ワード線とから複数のメモリセルを構成し、
前記第2拡散層に隣接する第1拡散層に存在するコンタクトは、前記メモリセルの共通ソース配線と接続され、
前記第2拡散層に隣接しない第1拡散層に存在するコンタクトは、前記メモリセルそれぞれのドレイン配線と接続される
不揮発性半導体記憶装置。 - 請求項6に記載の不揮発性半導体記憶装置であって,
前記コンタクトは、前記ワード線の延在方向に平行に並べられている
不揮発性半導体記憶装置。 - 請求項6に記載の不揮発性半導体記憶装置であって,
前記第1拡散層と前記コンタクトとは,所定の間隔で等間隔に並べられている
不揮発性半導体記憶装置。 - 活性領域を規定する複数のハードマスクを,第1方向に並ぶように半導体基板の表面に形成する工程と,
前記第1方向と垂直な第2方向に延伸する素子分離のためのトレンチを,複数,前記ハードマスクを用いたエッチングによって形成する工程と,
前記複数のトレンチの一部のトレンチの底部に,埋め込み拡散層を形成する工程と,
前記複数のトレンチをそれぞれに埋め込む素子分離絶縁層を形成する工程と,
前記複数の活性領域にそれぞれに対向するように位置し,且つ前記第1方向に並べられた複数のフローティングゲートを形成する工程と,
前記複数のフローティングゲートに対向するように位置し,且つ,複数の活性領域及び前記複数の素子分離絶縁層と交差するようにワード線を形成する工程と,
前記活性領域のそれぞれの表面部に,前記ワード線の一の側に拡散層を形成し,他の側にソース領域を形成する工程と,
前記拡散層にそれぞれに接続された,前記第1方向に並べられている複数のコンタクトを形成する工程
とを備え,
前記複数のコンタクトは,ドレインコンタクトとソースコンタクトとを含み,
前記拡散層は,前記拡散層のうち,前記ソースコンタクトに接続されている拡散層が前記埋め込み拡散層に接続されるように形成され,
前記ソース領域は,前記埋め込み拡散層に接続されるように形成される
不揮発性半導体記憶装置の製造方法。 - 請求項9に記載の不揮発性半導体記憶装置の製造方法であって,
前記埋め込み拡散層を形成する工程は,
前記一部のトレンチを露出する開口を有するようにマスクを形成する工程と,
前記開口によって露出されている部分に不純物を導入して埋め込み拡散層を形成する工程
とを含み,
前記開口の前記第1方向の幅は,前記ハードマスクの間隔よりも広い
不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004234086A JP2006054283A (ja) | 2004-08-11 | 2004-08-11 | 不揮発性半導体記憶装置,及びその製造方法 |
CNB2005100911142A CN100411177C (zh) | 2004-08-11 | 2005-08-08 | 浮动栅极非易失性存储器及其制作方法 |
US11/201,333 US7435649B2 (en) | 2004-08-11 | 2005-08-11 | Floating-gate non-volatile memory and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004234086A JP2006054283A (ja) | 2004-08-11 | 2004-08-11 | 不揮発性半導体記憶装置,及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006054283A true JP2006054283A (ja) | 2006-02-23 |
Family
ID=36031568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004234086A Withdrawn JP2006054283A (ja) | 2004-08-11 | 2004-08-11 | 不揮発性半導体記憶装置,及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7435649B2 (ja) |
JP (1) | JP2006054283A (ja) |
CN (1) | CN100411177C (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7910976B2 (en) * | 2007-06-28 | 2011-03-22 | Richard Fastow | High density NOR flash array architecture |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2004
- 2004-08-11 JP JP2004234086A patent/JP2006054283A/ja not_active Withdrawn
-
2005
- 2005-08-08 CN CNB2005100911142A patent/CN100411177C/zh not_active Expired - Fee Related
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KR101585974B1 (ko) | 2009-07-09 | 2016-01-15 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN100411177C (zh) | 2008-08-13 |
US20070045705A1 (en) | 2007-03-01 |
US7435649B2 (en) | 2008-10-14 |
CN1734771A (zh) | 2006-02-15 |
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|
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