JPH0687500B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0687500B2 JPH0687500B2 JP62073241A JP7324187A JPH0687500B2 JP H0687500 B2 JPH0687500 B2 JP H0687500B2 JP 62073241 A JP62073241 A JP 62073241A JP 7324187 A JP7324187 A JP 7324187A JP H0687500 B2 JPH0687500 B2 JP H0687500B2
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置およびその製造方法に関し、特
に溝を用いて形成するCMOS記憶装置およびその製造方法
に関する。
に溝を用いて形成するCMOS記憶装置およびその製造方法
に関する。
従来スタティックランダムアクセスメモリ（以下SRAMと
記す）のメモリセルは、通常６個のトランジスタより構
成されている。これら６個のトランジスタのうち第３図
に示すようにフリップフロップ部を形成する４個のトラ
ンジスタT1,T2,T3,T4を相補型絶縁ゲート電界効果トラ
ンジスタ（以下CMOSと記す）で構成することにより低消
費電力，雑音余裕度が大きいという長所を有したSRAMの
使用が現在急速に広がっている。尚第３図において、B
L,▲▼はビット線、WLはワード線、VDDは電源であ
る。しかしながらCMOSは第４図に示すように深いウェル
領域72を有するため広い分離領域73が必要でありこれが
CMOSの微細化を難しくし、SRAM高集積化の大きな問題と
なっている。
記す）のメモリセルは、通常６個のトランジスタより構
成されている。これら６個のトランジスタのうち第３図
に示すようにフリップフロップ部を形成する４個のトラ
ンジスタT1,T2,T3,T4を相補型絶縁ゲート電界効果トラ
ンジスタ（以下CMOSと記す）で構成することにより低消
費電力，雑音余裕度が大きいという長所を有したSRAMの
使用が現在急速に広がっている。尚第３図において、B
L,▲▼はビット線、WLはワード線、VDDは電源であ
る。しかしながらCMOSは第４図に示すように深いウェル
領域72を有するため広い分離領域73が必要でありこれが
CMOSの微細化を難しくし、SRAM高集積化の大きな問題と
なっている。
従来CMOSを用いたSRAMセルの高集積化を達成するために
様々な方法が試みられている。たとえばインタナショナ
ル・エレクトロン・デバイシス・ミーティング（Intern
ational Electron Devices Meeting）誌、1984年、第67
〜69ページにア・ニュー・フル・シーモス・エスラム・
セル・ストラクチャー（A NEW FULL CMOSCELL STRUCTUR
E）と題して発表された論文においては、第５図に示し
た如く深いウェル領域84,85を分離するために溝を設け
この溝を二酸化ケイ素膜82,83で埋めて分離領域幅を微
細化し、CMOSを用いたSRAMの高集積化をはかったものが
示されている。
様々な方法が試みられている。たとえばインタナショナ
ル・エレクトロン・デバイシス・ミーティング（Intern
ational Electron Devices Meeting）誌、1984年、第67
〜69ページにア・ニュー・フル・シーモス・エスラム・
セル・ストラクチャー（A NEW FULL CMOSCELL STRUCTUR
E）と題して発表された論文においては、第５図に示し
た如く深いウェル領域84,85を分離するために溝を設け
この溝を二酸化ケイ素膜82,83で埋めて分離領域幅を微
細化し、CMOSを用いたSRAMの高集積化をはかったものが
示されている。
しかしながら、このように溝を設けて微細化を行なった
SRAMセルをさらに微細にしてSRAMの高集積化を達成する
には、シリコン基板上に形成したトランジスタの寸法縮
小を行なわねばならない。しかしトランジスタ寸法縮
小、特にゲート電極の縮小を行なってゆくと、チャンネ
ル長が短くなりショートチャネル効果が顕著に現われる
という問題点がある。そしてショートチャネル効果によ
って引き起こされるトランジスタの特性のばらつきの増
加は、ばらつきの小ないトランジスタ特性の要求される
SRAMセルのフリップフロップ部では大きな問題となる。
SRAMセルをさらに微細にしてSRAMの高集積化を達成する
には、シリコン基板上に形成したトランジスタの寸法縮
小を行なわねばならない。しかしトランジスタ寸法縮
小、特にゲート電極の縮小を行なってゆくと、チャンネ
ル長が短くなりショートチャネル効果が顕著に現われる
という問題点がある。そしてショートチャネル効果によ
って引き起こされるトランジスタの特性のばらつきの増
加は、ばらつきの小ないトランジスタ特性の要求される
SRAMセルのフリップフロップ部では大きな問題となる。
本発明の目的は、高集積化に適した微細なSRAMセルを有
する半導体記憶装置およびその製造方法を提供すること
にある。
する半導体記憶装置およびその製造方法を提供すること
にある。
本発明半導体記憶装置は、第一導電型半導体基板の主表
面に形成されたフィールド絶縁膜で区画された素子形成
領域に選択的に形成された第二導電型ウェルに設けられ
た第一導電型の第一，第二のMISトランジスタ及び前記
素子形成領域の前記第二導電型ウェル以外の部分に設け
られた第二導電型の第三，第四のMISトランジスタを有
し、前記第一，第三のMISトランジスタからなる第一の
相補型MISインバータと前記第二，第四のMISトランジス
タからなる第二の相補型MISインバータのそれぞれの入
力端と出力端を相互に交差接続してなるフリップフロッ
プを含むメモリセルを有してなる半導体記憶装置におい
て、前記第二導電型ウェルの側面は前記第一導電型半導
体基板の主表面から厚さ方向にわたって設けられた所定
の平面形状及び深さを有する第一，第二の溝及び前記各
溝より深くにまで設けられている絶縁性の壁に囲まれて
おり、前記第一，第二のMISトランジスタはそれぞれ前
記第一，第二の溝の内壁上にそれぞれ設けられている第
一，第二のゲート絶縁膜、前記第一，第二のゲート絶縁
膜の前記第二導電型ウェル側の部分上にそれぞれ設けら
れている第一，第二のゲート電極及び前記第一，第二の
溝の各底面のうち前記絶縁性の壁で仕切られた前記第二
導電型ウェル側にそれぞれ設けられた第一導電型ドレイ
ン領域を有し、前記第三，第四のMISトランジスタは前
記第一，第二のゲート絶縁膜、前記第一，第二のゲート
絶縁膜の前記第二導電型ウェルと対向している側の部分
上にそれぞれ設けられている第一，第二のゲート電極及
び前記第一，第二の溝の各底面のうち前記絶縁性の壁で
仕切られた前記第二導電型ウェルの外側にそれぞれ設け
られた第二導電型ドレイン領域を有し、前記第一，第二
の溝内においてそれぞれ前記第一，第二導電型ドレイン
領域を接続すると共に、前記交差接続をなす第一，第二
の配線導体とを有しているというものである。
面に形成されたフィールド絶縁膜で区画された素子形成
領域に選択的に形成された第二導電型ウェルに設けられ
た第一導電型の第一，第二のMISトランジスタ及び前記
素子形成領域の前記第二導電型ウェル以外の部分に設け
られた第二導電型の第三，第四のMISトランジスタを有
し、前記第一，第三のMISトランジスタからなる第一の
相補型MISインバータと前記第二，第四のMISトランジス
タからなる第二の相補型MISインバータのそれぞれの入
力端と出力端を相互に交差接続してなるフリップフロッ
プを含むメモリセルを有してなる半導体記憶装置におい
て、前記第二導電型ウェルの側面は前記第一導電型半導
体基板の主表面から厚さ方向にわたって設けられた所定
の平面形状及び深さを有する第一，第二の溝及び前記各
溝より深くにまで設けられている絶縁性の壁に囲まれて
おり、前記第一，第二のMISトランジスタはそれぞれ前
記第一，第二の溝の内壁上にそれぞれ設けられている第
一，第二のゲート絶縁膜、前記第一，第二のゲート絶縁
膜の前記第二導電型ウェル側の部分上にそれぞれ設けら
れている第一，第二のゲート電極及び前記第一，第二の
溝の各底面のうち前記絶縁性の壁で仕切られた前記第二
導電型ウェル側にそれぞれ設けられた第一導電型ドレイ
ン領域を有し、前記第三，第四のMISトランジスタは前
記第一，第二のゲート絶縁膜、前記第一，第二のゲート
絶縁膜の前記第二導電型ウェルと対向している側の部分
上にそれぞれ設けられている第一，第二のゲート電極及
び前記第一，第二の溝の各底面のうち前記絶縁性の壁で
仕切られた前記第二導電型ウェルの外側にそれぞれ設け
られた第二導電型ドレイン領域を有し、前記第一，第二
の溝内においてそれぞれ前記第一，第二導電型ドレイン
領域を接続すると共に、前記交差接続をなす第一，第二
の配線導体とを有しているというものである。
又、本発明半導体記憶装置の製造方法は、第一導電型半
導体基板の主表面に溝Ａを設け、前記溝Ａの側壁を絶縁
膜で被ったのち第一導電型半導体層で埋める工程と、前
記第一導電型半導体層中に前記絶縁膜よりも浅くなるよ
うに第一の第二導電型不純物層を形成する工程と、前記
絶縁膜および前記第一の第二導電型不純物層よりも浅く
かつ前記絶縁膜をはさむように前記第一導電型半導体基
板および前記第一導電型半導体層上に各々溝B,C,D,Eを
各々形成する工程と、前記第一導電型半導体基板の表面
および前記溝B,Cの底部に各々第二，第三の第二導電型
不純物層を形成する工程と、前記第一の第二導電型不純
物層の表面および前記溝D,Eの底部に各々第一，第二の
第一導電型不純物層を形成する工程と前記溝B,D、E,Cに
接している前記絶縁膜を前記溝B,D、E,Cの深さまでエッ
チングし溝B,Dを含んだ第一の溝および溝C,Eを含んだ第
二の溝を各々成形する工程と、前記第一，第二の溝側壁
にそれぞれ第一，第二のゲート絶縁膜および第一，第二
のゲート電極を形成する工程と、前記第一，第二のゲー
ト電極表面を絶縁物質で被う工程と、前記溝B,Dの底部
を通して前記第一の第一導電型不純物層、第二の第二導
電型不純物層と接続しかつ前記第一の溝を埋めさらに前
記第二の溝側壁に形成された第二のゲート電極と接続し
た第一のドレイン配線導体を形成する工程と、前記溝E,
Cの底部を通して第二の第一導電型不純物層、第三の第
二導電型不純物層と接続しかつ前記第二の溝を埋めさら
に前記第一の溝側壁に形成された第一のゲート電極と接
続した第二のドレイン配線導体を形成する工程とを有す
るというものである。
導体基板の主表面に溝Ａを設け、前記溝Ａの側壁を絶縁
膜で被ったのち第一導電型半導体層で埋める工程と、前
記第一導電型半導体層中に前記絶縁膜よりも浅くなるよ
うに第一の第二導電型不純物層を形成する工程と、前記
絶縁膜および前記第一の第二導電型不純物層よりも浅く
かつ前記絶縁膜をはさむように前記第一導電型半導体基
板および前記第一導電型半導体層上に各々溝B,C,D,Eを
各々形成する工程と、前記第一導電型半導体基板の表面
および前記溝B,Cの底部に各々第二，第三の第二導電型
不純物層を形成する工程と、前記第一の第二導電型不純
物層の表面および前記溝D,Eの底部に各々第一，第二の
第一導電型不純物層を形成する工程と前記溝B,D、E,Cに
接している前記絶縁膜を前記溝B,D、E,Cの深さまでエッ
チングし溝B,Dを含んだ第一の溝および溝C,Eを含んだ第
二の溝を各々成形する工程と、前記第一，第二の溝側壁
にそれぞれ第一，第二のゲート絶縁膜および第一，第二
のゲート電極を形成する工程と、前記第一，第二のゲー
ト電極表面を絶縁物質で被う工程と、前記溝B,Dの底部
を通して前記第一の第一導電型不純物層、第二の第二導
電型不純物層と接続しかつ前記第一の溝を埋めさらに前
記第二の溝側壁に形成された第二のゲート電極と接続し
た第一のドレイン配線導体を形成する工程と、前記溝E,
Cの底部を通して第二の第一導電型不純物層、第三の第
二導電型不純物層と接続しかつ前記第二の溝を埋めさら
に前記第一の溝側壁に形成された第一のゲート電極と接
続した第二のドレイン配線導体を形成する工程とを有す
るというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明半導体記憶装置の一実施例の主要
部を示す半導体チップの平面図、第１図（ｂ）は第１図
（ａ）のＢ−Ｂ′線断面図、第１図（ｃ）は第１図
（ａ）のＡ−Ａ′線断面図である。
部を示す半導体チップの平面図、第１図（ｂ）は第１図
（ａ）のＢ−Ｂ′線断面図、第１図（ｃ）は第１図
（ａ）のＡ−Ａ′線断面図である。
この実施例はCMOS SRAMのメモリセル（第３図）であ
り、ｐ型シリコン基板１の主表面に形成されたフィール
ド絶縁膜18で区画された素子形成領域に選択的に形成さ
れたｎウェル10に設けられたｐ導電型の第一，第二のMI
Sトランジスタ及び前述の素子形成領域のｎウェル10以
外の部分に設けられたｎ導電型の第三，第四のMISトラ
ンジスタを有し、第一，第三のMISトランジスタからな
る第一の相補型MISインバータと第二，第四のMISトラン
ジスタからなる第二の相補型MISインバータのそれぞれ
の入力端と出力端を相互に交差接続してなるフリップフ
ロップを含むメモリセルを有してなる半導体記憶装置に
おいて、ｎウェル10の側面はｐ型シリコン基板１の主表
面から厚さ方向にわたって設けられた所定の平面形状
（正方形）及び深さを有する第一，第二の溝19−1,19−
２及び各溝19−1,19−２より深くにまで設けられている
絶縁膜９からなる絶縁性の壁に囲まれており、第一，第
二のMISトランジスタはそれぞれ第1,第２の溝19−1,19
−２の内壁上にそれぞれ設けられている第一，第二のゲ
ート絶縁膜20,21、第一，第二のゲート絶縁膜20,21のｎ
ウェル10側の部分上にそれぞれ設けられている第一，第
二のゲート電極2,3及び第一，第二の溝19−1,19−２の
各底面のうち絶縁性の壁で仕切られたｎウェル10側にそ
れぞれ設けられたn+型ドレイン領域47a,47bを有し、第
三，第四のMISトランジスタは第一，第二ゲート絶縁膜2
0,21、第一，第二のゲート絶縁膜20,21のｎウェル10と
対向している側の部分上にそれぞれ設けられている第
一，第二のゲート電極2,3及び第一，第二の溝19−1,19
−２の各底面のうち絶縁性の壁で仕切られたｎウェル10
の外側にそれぞれ設けられたp+型ドレイン領域52a,52b
を有し、第一，第二の溝19−1,19−２内においてそれぞ
れn+型ドレイン領域47aとp+型ドレイン領域52a,47bと52
bを接続すると共に、交差接続をなす第一，第二の配線
導体4,5とを有しているものである。
り、ｐ型シリコン基板１の主表面に形成されたフィール
ド絶縁膜18で区画された素子形成領域に選択的に形成さ
れたｎウェル10に設けられたｐ導電型の第一，第二のMI
Sトランジスタ及び前述の素子形成領域のｎウェル10以
外の部分に設けられたｎ導電型の第三，第四のMISトラ
ンジスタを有し、第一，第三のMISトランジスタからな
る第一の相補型MISインバータと第二，第四のMISトラン
ジスタからなる第二の相補型MISインバータのそれぞれ
の入力端と出力端を相互に交差接続してなるフリップフ
ロップを含むメモリセルを有してなる半導体記憶装置に
おいて、ｎウェル10の側面はｐ型シリコン基板１の主表
面から厚さ方向にわたって設けられた所定の平面形状
（正方形）及び深さを有する第一，第二の溝19−1,19−
２及び各溝19−1,19−２より深くにまで設けられている
絶縁膜９からなる絶縁性の壁に囲まれており、第一，第
二のMISトランジスタはそれぞれ第1,第２の溝19−1,19
−２の内壁上にそれぞれ設けられている第一，第二のゲ
ート絶縁膜20,21、第一，第二のゲート絶縁膜20,21のｎ
ウェル10側の部分上にそれぞれ設けられている第一，第
二のゲート電極2,3及び第一，第二の溝19−1,19−２の
各底面のうち絶縁性の壁で仕切られたｎウェル10側にそ
れぞれ設けられたn+型ドレイン領域47a,47bを有し、第
三，第四のMISトランジスタは第一，第二ゲート絶縁膜2
0,21、第一，第二のゲート絶縁膜20,21のｎウェル10と
対向している側の部分上にそれぞれ設けられている第
一，第二のゲート電極2,3及び第一，第二の溝19−1,19
−２の各底面のうち絶縁性の壁で仕切られたｎウェル10
の外側にそれぞれ設けられたp+型ドレイン領域52a,52b
を有し、第一，第二の溝19−1,19−２内においてそれぞ
れn+型ドレイン領域47aとp+型ドレイン領域52a,47bと52
bを接続すると共に、交差接続をなす第一，第二の配線
導体4,5とを有しているものである。
第２図（ａ）〜（ｎ）は本発明半導体記憶装置の製造方
法の一実施例を説明するための工程順に配置した半導体
チップの断面図である。
法の一実施例を説明するための工程順に配置した半導体
チップの断面図である。
まず第２図（ａ）に示すように、ｐ型シリコン（単結
晶）基板31上に熱酸化法により二酸化ケイ素膜32を形成
し、次に溝形成領域以外をホトレジスト膜33で被覆す
る。
晶）基板31上に熱酸化法により二酸化ケイ素膜32を形成
し、次に溝形成領域以外をホトレジスト膜33で被覆す
る。
次に第２図（ｂ）に示すように、ホトレジスト膜33をマ
スクとして反応性イオンエッチング（RIE）技術を用い
て二酸化ケイ素膜32およびｐ型シリコン基板31をエッチ
ング除去して溝Ａ（63）を形成し、次にCVD法により厚
さ１〜２μｍの二酸化ケイ素膜34を全面に堆積する。
スクとして反応性イオンエッチング（RIE）技術を用い
て二酸化ケイ素膜32およびｐ型シリコン基板31をエッチ
ング除去して溝Ａ（63）を形成し、次にCVD法により厚
さ１〜２μｍの二酸化ケイ素膜34を全面に堆積する。
次に第２図（ｃ）に示すように、RIE技術を用いて二酸
化ケイ素膜34をエッチングして溝Ａ側壁にのみ二酸化ケ
イ素膜34′を残した後、選択エピタキシャル成長技術に
より溝底面に露出したｐ型シリコン基板表面にのみｐ型
の単結晶シリコン層（エピタキシャル層）35を成長させ
て溝を埋め、さらに熱酸化法によりエピタキシャル層35
表面を二酸化ケイ素膜36で被覆する。
化ケイ素膜34をエッチングして溝Ａ側壁にのみ二酸化ケ
イ素膜34′を残した後、選択エピタキシャル成長技術に
より溝底面に露出したｐ型シリコン基板表面にのみｐ型
の単結晶シリコン層（エピタキシャル層）35を成長させ
て溝を埋め、さらに熱酸化法によりエピタキシャル層35
表面を二酸化ケイ素膜36で被覆する。
次に第２図（ｄ）に示すように、エピタキシャル層35以
外の領域をホトレジスト膜37で被い、次にイオン注入法
によりｎ型不純物をホトレジスト膜37をマスクにしてエ
ピタキシャル層35表面に打ち込みn+拡散層38を形成す
る。
外の領域をホトレジスト膜37で被い、次にイオン注入法
によりｎ型不純物をホトレジスト膜37をマスクにしてエ
ピタキシャル層35表面に打ち込みn+拡散層38を形成す
る。
次に第２図（ｅ）に示すように、ホトレジスト膜37を除
去し、次に高温熱処理を行なってｎ型不純物をエピタキ
シャル層35内に押し込んでｎウェル39を形成した後、二
酸化ケイ素膜34′およびその周辺以外の表面をホトレジ
スト膜40で覆い、しかる後RIE技術を用いて二酸化ケイ
素膜32,36およびｐ型シリコン基板31、エピタキシャル
層35をエッチングして溝Ｂ〜Ｅをｎウェル39よりも浅く
形成する。
去し、次に高温熱処理を行なってｎ型不純物をエピタキ
シャル層35内に押し込んでｎウェル39を形成した後、二
酸化ケイ素膜34′およびその周辺以外の表面をホトレジ
スト膜40で覆い、しかる後RIE技術を用いて二酸化ケイ
素膜32,36およびｐ型シリコン基板31、エピタキシャル
層35をエッチングして溝Ｂ〜Ｅをｎウェル39よりも浅く
形成する。
次に第２図（ｆ）に示すように、ホトレジスト膜40を除
去した後熱酸化法により前述の溝Ｂ〜Ｅの内壁に薄い二
酸化ケイ素膜45を形成し、さらにｎウェル39の一部、溝
D,Eの表面をホトレジスト膜46で被い、次にホトレジス
ト膜46をマスクにイオン注入法によりシリコン基板表
面、溝B,Cの底部及びｎウェル39の一部に各々ｎ型不純
物を打ち込み、n+拡散層47,48,49を形成する。
去した後熱酸化法により前述の溝Ｂ〜Ｅの内壁に薄い二
酸化ケイ素膜45を形成し、さらにｎウェル39の一部、溝
D,Eの表面をホトレジスト膜46で被い、次にホトレジス
ト膜46をマスクにイオン注入法によりシリコン基板表
面、溝B,Cの底部及びｎウェル39の一部に各々ｎ型不純
物を打ち込み、n+拡散層47,48,49を形成する。
次に第２図（ｇ）に示すように、ホトレジスト膜46を除
去した後、ｐ型シリコン基板31表面，溝B,C表面およびn
+拡散層49表面をホトレジスト膜50で被い、次にイオン
注入法によりｎウェル39表面，溝B,C底部に各々ｐ型不
純物を打ち込みp+拡散層51,52を形成する。
去した後、ｐ型シリコン基板31表面，溝B,C表面およびn
+拡散層49表面をホトレジスト膜50で被い、次にイオン
注入法によりｎウェル39表面，溝B,C底部に各々ｐ型不
純物を打ち込みp+拡散層51,52を形成する。
次に第２図（ｈ）に示すように、ホトレジスト膜50を除
去した後、ホトレジスト膜53を全面に塗布した後、シリ
カフィルムのような絶縁性塗布膜54を全面に塗布し、次
に第2,第3,第5,第６の溝Ｂ〜Ｅ領域上を除いてホトレジ
スト膜55を塗布する。
去した後、ホトレジスト膜53を全面に塗布した後、シリ
カフィルムのような絶縁性塗布膜54を全面に塗布し、次
に第2,第3,第5,第６の溝Ｂ〜Ｅ領域上を除いてホトレジ
スト膜55を塗布する。
次に第２図（ｉ）に示すように、ホトレジスト膜55をマ
スクにRIE技術を用いて絶縁性塗布膜54をエッチング
し、次にホトレジスト膜55を除去し絶縁性塗布膜をマス
クにRIE技術を用いてホトレジスト膜53を二酸化ケイ素
膜34′の表面までエッチングし、しかる後二酸化ケイ素
膜34′をホトレジスト膜53をマスクにRIE技術を用いて
溝Ｂ〜Ｅの底部までエッチングする。次にホトレジスト
膜53を除去すると、第一の溝19−１、第二の溝19−２が
形成される。
スクにRIE技術を用いて絶縁性塗布膜54をエッチング
し、次にホトレジスト膜55を除去し絶縁性塗布膜をマス
クにRIE技術を用いてホトレジスト膜53を二酸化ケイ素
膜34′の表面までエッチングし、しかる後二酸化ケイ素
膜34′をホトレジスト膜53をマスクにRIE技術を用いて
溝Ｂ〜Ｅの底部までエッチングする。次にホトレジスト
膜53を除去すると、第一の溝19−１、第二の溝19−２が
形成される。
次に第２図（ｊ）に示すように、CVD法により低抵抗多
結晶シリコン層56および高抵抗多結晶シリコン層57を順
次全面に堆積し、その後ホトレジストを全面に塗布し、
さらにRIE技術を用いてホトレジストをエッチングして
第一，第二の溝を埋めるホトレジスト膜58を残し、しか
る後ホトレジスト膜58をマスクにイオン注入法により高
抵抗多結晶シリコン層57の表面上にのみ高濃度ｎ型不純
物を打ち込む。
結晶シリコン層56および高抵抗多結晶シリコン層57を順
次全面に堆積し、その後ホトレジストを全面に塗布し、
さらにRIE技術を用いてホトレジストをエッチングして
第一，第二の溝を埋めるホトレジスト膜58を残し、しか
る後ホトレジスト膜58をマスクにイオン注入法により高
抵抗多結晶シリコン層57の表面上にのみ高濃度ｎ型不純
物を打ち込む。
次に第２図（ｋ）に示すように、ホトレジスト膜58を除
去し、次に熱酸化法により高抵抗多結晶シリコン層57の
表面に二酸化ケイ素膜59を形成し、その後RIE技術を用
いて第一，第二の溝の底部に形成されている二酸化ケイ
素膜59のみをエッチングし、しかる後多結晶シリコン層
57′の表面に残された二酸化ケイ素膜59をマスクとし溝
の底部に形成されている多結晶シリコンをRIE技術を用
いてエッチング除去し、さらにゲート電極となる多結晶
シリコンをパターニングするためそのエッチングマスク
となるホトレジスト膜60を形成する。この工程において
熱酸化法により多結晶シリコンの表面に形成される二酸
化ケイ素膜59の膜厚は、ｎ型不純物を打ち込んだ表面の
方が溝の底部に比べて厚く形成される。このため、溝の
底部に形成されている二酸化ケイ素膜59のみをRIE技術
を用いて容易にエッチング除去できる。
去し、次に熱酸化法により高抵抗多結晶シリコン層57の
表面に二酸化ケイ素膜59を形成し、その後RIE技術を用
いて第一，第二の溝の底部に形成されている二酸化ケイ
素膜59のみをエッチングし、しかる後多結晶シリコン層
57′の表面に残された二酸化ケイ素膜59をマスクとし溝
の底部に形成されている多結晶シリコンをRIE技術を用
いてエッチング除去し、さらにゲート電極となる多結晶
シリコンをパターニングするためそのエッチングマスク
となるホトレジスト膜60を形成する。この工程において
熱酸化法により多結晶シリコンの表面に形成される二酸
化ケイ素膜59の膜厚は、ｎ型不純物を打ち込んだ表面の
方が溝の底部に比べて厚く形成される。このため、溝の
底部に形成されている二酸化ケイ素膜59のみをRIE技術
を用いて容易にエッチング除去できる。
次に第２図（ｌ）に示すように、ホトレジスト膜60をマ
スクとしてRIE技術を用いて二酸化ケイ素膜59および多
結晶シリコン56,57を順次エッチング除去し、次にホト
レジスト膜60を除去してから熱酸化法により多結晶シリ
コン層57′の表面を再度二酸化ケイ素膜59′で被い、そ
の後RIE技術を用いて溝の底部に形成されている二酸化
ケイ素膜のみをエッチング除去し、しかる後高融点金属
層61（例えばモリブデン，タングステン等）をCVD法等
により全面に成長させ、さらに高融点金属層をパターニ
ングするためエッチングマスクとなるホトレジスト膜62
を形成する。なお高融点金属層61を成長する際図には示
していないがゲート電極となる多結晶シリコン27上の二
酸化ケイ素膜59′の一部をあらかじめ除去しておいて高
融点金属層61と多結晶シリコン層57′とを平面上で接続
させる。その接続形状は第１図（ａ）に示す通りであ
る。
スクとしてRIE技術を用いて二酸化ケイ素膜59および多
結晶シリコン56,57を順次エッチング除去し、次にホト
レジスト膜60を除去してから熱酸化法により多結晶シリ
コン層57′の表面を再度二酸化ケイ素膜59′で被い、そ
の後RIE技術を用いて溝の底部に形成されている二酸化
ケイ素膜のみをエッチング除去し、しかる後高融点金属
層61（例えばモリブデン，タングステン等）をCVD法等
により全面に成長させ、さらに高融点金属層をパターニ
ングするためエッチングマスクとなるホトレジスト膜62
を形成する。なお高融点金属層61を成長する際図には示
していないがゲート電極となる多結晶シリコン27上の二
酸化ケイ素膜59′の一部をあらかじめ除去しておいて高
融点金属層61と多結晶シリコン層57′とを平面上で接続
させる。その接続形状は第１図（ａ）に示す通りであ
る。
次に第２図（ｍ）に示すように、ホトレジスト膜62をマ
スクとしてRIE技術を用いて高融点金属層61を選択的に
エッチングして第一，第二の配線導体4,5を形成する。
スクとしてRIE技術を用いて高融点金属層61を選択的に
エッチングして第一，第二の配線導体4,5を形成する。
次に第２図（ｎ）に示すように、CVD法により二酸化ケ
イ素からなる絶縁膜15を成長させ、次にp+拡散層51およ
びn+拡散層49上の二酸化ケイ素膜15,36を順次除去して
コンタクト孔を形成し、その後アルミニウム等の配線金
属（電源線14）を形成し、しかる後再度CVD法により二
酸化ケイ素からなる絶縁膜16を成長させ、さらにn+拡散
層47上の二酸化ケイ素膜16,15,32を順次除去してコンタ
クト孔を形成してからアルミニウム等の配線金属（接地
線13）を形成する。
イ素からなる絶縁膜15を成長させ、次にp+拡散層51およ
びn+拡散層49上の二酸化ケイ素膜15,36を順次除去して
コンタクト孔を形成し、その後アルミニウム等の配線金
属（電源線14）を形成し、しかる後再度CVD法により二
酸化ケイ素からなる絶縁膜16を成長させ、さらにn+拡散
層47上の二酸化ケイ素膜16,15,32を順次除去してコンタ
クト孔を形成してからアルミニウム等の配線金属（接地
線13）を形成する。
以上の説明から明らかなように、本発明半導体記憶装置
の一実施例によると、対向する一対の溝の内壁にCMOSを
各々形成しかつシリコン基板中に設けた幅の狭い二酸化
ケイ素膜（絶縁性の壁）により深いウェル領域を分離し
ているため、SRAMセルのフリップフロップ部を著しく微
細化できる。さらにｎチャネル,pチャネルMOSトランジ
スタの両チャネル長は溝の深さにより決まる。このため
微細なCMOSにおいても十分な溝の深さを確保することに
より、ショートチャネル効果の心配がなくばらつきの小
さいトランジスタ特性をもったフリップフロップが容易
に形成できるという利点がある。
の一実施例によると、対向する一対の溝の内壁にCMOSを
各々形成しかつシリコン基板中に設けた幅の狭い二酸化
ケイ素膜（絶縁性の壁）により深いウェル領域を分離し
ているため、SRAMセルのフリップフロップ部を著しく微
細化できる。さらにｎチャネル,pチャネルMOSトランジ
スタの両チャネル長は溝の深さにより決まる。このため
微細なCMOSにおいても十分な溝の深さを確保することに
より、ショートチャネル効果の心配がなくばらつきの小
さいトランジスタ特性をもったフリップフロップが容易
に形成できるという利点がある。
又、本発明半導体記憶装置の製造方法の一実施例によ
り、前述の利点をもつSRAMを容易に製造できるわけであ
る。
り、前述の利点をもつSRAMを容易に製造できるわけであ
る。
〔発明の効果〕 以上説明したように本発明半導体記憶装置は半導体基板
の主面から内部方向に掘られた溝の相対する側壁部をチ
ャネルとするMISトランジスタのドレイン領域を前述の
溝底部に設けることにより、半導体基板表面の面積占有
率が小さくてもショートチャネル効果の恐れのない相補
性インバータを含む半導体記憶装置構成でき、特性の劣
化を伴うことなく高集積化を実現できる効果がある。
の主面から内部方向に掘られた溝の相対する側壁部をチ
ャネルとするMISトランジスタのドレイン領域を前述の
溝底部に設けることにより、半導体基板表面の面積占有
率が小さくてもショートチャネル効果の恐れのない相補
性インバータを含む半導体記憶装置構成でき、特性の劣
化を伴うことなく高集積化を実現できる効果がある。
又、本発明半導体記憶装置の製造方法は高集積化に適し
た構成を容易に得ることができる効果がある。
た構成を容易に得ることができる効果がある。
第１図（ａ）は本発明半導体記憶装置の一実施例の主要
部を示す半導体チップの平面図、第１図（ｂ）は第１図
（ａ）のＢ−Ｂ′線断面図、第１図（ｃ）は第１図
（ａ）のＡ−Ａ′線断面図、第２図（ａ）〜（ｎ）は本
発明半導体記憶装置の製造方法の一実施例を説明するた
めの工程順に配置した半導体チップの断面図、第３図は
SRAMメモリセルの回路図、第４図，第５図はそれぞれ第
1,第２の従来例の主要部を示す半導体チップの断面図で
ある。 1,31……ｐ型シリコン基板、２……第一のゲート電極、
３……第二のゲート電極、４……第一の配線導体、５…
…第二の配線導体、６……ワード線、7,8……ソース領
域、9,9′……絶縁膜、10……ｎウェル、11,12……ビッ
ト線、13……接地線、14……電源線、15,16,17……絶縁
膜、18……フィールド絶縁膜、19−１……第一の溝、19
−２……第二の溝、20……第１のゲート絶縁膜、21……
第２のゲート絶縁膜、32……二酸化ケイ素膜、33……ホ
トレジスト膜、34,34′……二酸化ケイ素膜、35……エ
ピタキシャル層、36……二酸化ケイ素膜、37……ホトレ
ジスト膜、38……n+拡散層、39……ｎウェル、40……ホ
トレジスト膜、41……溝Ｂ、42……溝Ｃ、43……溝Ｄ、
44……溝Ｅ、45……二酸化ケイ素膜、46……ホトレジス
ト膜、47……n+拡散層、47a,47b……n+型ドレイン領
域、48,49……n+拡散層、50……ホトレジスト膜、51,52
……p+拡散層、52a,52b……p+型ドレイン領域、53……
ホトレジスト膜、54……絶縁性塗布膜、55……ホトレジ
スト膜、56……低抵抗多結晶シリコン層、57……高抵抗
多結晶シリコン層、57′……多結晶シリコン層、58……
ホトレジスト膜、59,59′……二酸化ケイ素膜、60……
ホトレジスト膜、61……高融点金属層、62……ホトレジ
スト膜、63……溝Ａ。
部を示す半導体チップの平面図、第１図（ｂ）は第１図
（ａ）のＢ−Ｂ′線断面図、第１図（ｃ）は第１図
（ａ）のＡ−Ａ′線断面図、第２図（ａ）〜（ｎ）は本
発明半導体記憶装置の製造方法の一実施例を説明するた
めの工程順に配置した半導体チップの断面図、第３図は
SRAMメモリセルの回路図、第４図，第５図はそれぞれ第
1,第２の従来例の主要部を示す半導体チップの断面図で
ある。 1,31……ｐ型シリコン基板、２……第一のゲート電極、
３……第二のゲート電極、４……第一の配線導体、５…
…第二の配線導体、６……ワード線、7,8……ソース領
域、9,9′……絶縁膜、10……ｎウェル、11,12……ビッ
ト線、13……接地線、14……電源線、15,16,17……絶縁
膜、18……フィールド絶縁膜、19−１……第一の溝、19
−２……第二の溝、20……第１のゲート絶縁膜、21……
第２のゲート絶縁膜、32……二酸化ケイ素膜、33……ホ
トレジスト膜、34,34′……二酸化ケイ素膜、35……エ
ピタキシャル層、36……二酸化ケイ素膜、37……ホトレ
ジスト膜、38……n+拡散層、39……ｎウェル、40……ホ
トレジスト膜、41……溝Ｂ、42……溝Ｃ、43……溝Ｄ、
44……溝Ｅ、45……二酸化ケイ素膜、46……ホトレジス
ト膜、47……n+拡散層、47a,47b……n+型ドレイン領
域、48,49……n+拡散層、50……ホトレジスト膜、51,52
……p+拡散層、52a,52b……p+型ドレイン領域、53……
ホトレジスト膜、54……絶縁性塗布膜、55……ホトレジ
スト膜、56……低抵抗多結晶シリコン層、57……高抵抗
多結晶シリコン層、57′……多結晶シリコン層、58……
ホトレジスト膜、59,59′……二酸化ケイ素膜、60……
ホトレジスト膜、61……高融点金属層、62……ホトレジ
スト膜、63……溝Ａ。
Claims (2)
- 【請求項１】第一導電型半導体基板の主表面に形成され
たフィールド絶縁膜で区画された素子形成領域に選択的
に形成された第二導電型ウェルに設けられた第一導電型
の第一，第二のMISトランジスタ及び前記素子形成領域
の前記第二導電型ウェル以外の部分に設けられた第二導
電型の第三，第四のMISトランジスタを有し、前記第
一，第三のMISトランジスタからなる第一の相補型MISイ
ンバータと前記第二，第四のMISトランジスタからなる
第二の相補型MISインバータのそれぞれの入力端と出力
端を相互に交差接続してなるフリップフロップを含むメ
モリセルを有してなる半導体記憶装置において、前記第
二導電型ウェルの側面は前記第一導電型半導体基板の主
表面から厚さ方向にわたって設けられた所定の平面形状
及び深さを有する第一，第二の溝及び前記各溝より深く
にまで設けられている絶縁性の壁に囲まれており、前記
第一，第二のMISトランジスタは、それぞれ前記第一，
第二の溝の内壁上にそれぞれ設けられている第一，第二
のゲート絶縁膜、前記第一，第二のゲート絶縁膜の前記
第二導電型ウェル側の部分上にそれぞれ設けられている
第一，第二のゲート電極及び前記第一，第二の溝の各底
面のうち前記絶縁性の壁で仕切られた前記第二導電型ウ
ェル側にそれぞれ設けられた第一導電型ドレイン領域を
有し、前記第三，第四のMISトランジスタは前記第一，
第二のゲート絶縁膜、前記第一，第二のゲート絶縁膜の
前記第二導電型ウェルと対向している側の部分上にそれ
ぞれ設けられている第一，第二のゲート電極及び前記第
一，第二の溝の各底面のうち前記絶縁性の壁で仕切られ
た前記第二導電型ウェルの外側にそれぞれ設けられた第
二導電型ドレイン領域を有し、前記第一，第二の溝内に
おいてそれぞれ前記第一，第二導電型ドレイン領域を接
続すると共に、前記交差接続をなす第一，第二の配線導
体とを有していることを特徴とする半導体記憶装置。 - 【請求項２】第一導電型半導体基板の主表面に溝Ａを設
け、前記溝Ａの側壁を絶縁膜で被ったのち第一導電型半
導体層で埋める工程と、前記第一導電型半導体層中に前
記絶縁膜よりも浅くなるように第一の第二導電型不純物
層を形成する工程と、前記絶縁膜および前記第一の第二
導電型不純物層よりも浅くかつ前記絶縁膜をはさむよう
に前記第一導電型半導体基板および前記第一導電型半導
体層上に各々溝B,C,D,Eを各々形成する工程と、前記第
一導電型半導体基板の表面および前記溝B,Cの底部に各
々第二，第三の第二導電型不純物層を形成する工程と、
前記第一の第二導電型不純物層の表面および前記溝D,E
の底部に各々第一，第二の第一導電型不純物層を形成す
る工程と、前記溝B,D、E,Cに接している前記絶縁膜を前
記溝B,D、E,Cの深さまでエッチングし溝B,Dを含んだ第
一の溝および溝C,Eを含んだ第二の溝を各々形成する工
程と、前記第一，第二の溝側壁にそれぞれ第一，第二の
ゲート絶縁膜および第一，第二のゲート電極を形成する
工程と、前記第一，第二のゲート電極表面を絶縁物質で
被う工程と、前記溝B,Dの底部を通して前記第一の第一
導電型不純物層、第二の第二導電型不純物層と接続しか
つ前記第一の溝を埋めさらに前記第二の溝側壁に形成さ
れた第二のゲート電極と接続した第一のドレイン配線導
体を形成する工程と、前記溝E,Cの底部を通して第二の
第一導電型不純物層、第三の第二導電型不純物層と接続
しかつ前記第二の溝を埋めさらに前記第一の溝側壁に形
成された第一のゲート電極と接続した第二のドレイン配
線導体を形成する工程とを有することを特徴とする半導
体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073241A JPH0687500B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体記憶装置およびその製造方法 |
| EP88104737A EP0284065B1 (en) | 1987-03-26 | 1988-03-24 | Structure of complementary field effect transistor |
| DE3854677T DE3854677T2 (de) | 1987-03-26 | 1988-03-24 | Komplementäre Feldeffekttransistorstruktur. |
| US07/173,478 US4920397A (en) | 1987-03-26 | 1988-03-25 | Structure of complementary field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073241A JPH0687500B2 (ja) | 1987-03-26 | 1987-03-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
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