JPH05326978A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【構成】半導体基板２０上にはトンネル酸化膜２５を介
して、フローティングゲート２６、ワードラインＷＬと
なるコントロールゲート２８および絶縁層３０などから
なるゲート構造体２９が形成されている。ソース領域２
２はゲート構造体２９をマスクとして自己整合的に形成
されている。ゲート構造体２９の側部にはサイドウォー
ル３１が被着されている。ソース領域２２上にはサイド
ウォール３１により自己整合的に形成されたソースコン
タクト孔３２が形成されており、このソースコンタクト
孔３２を介してソースラインＳＬがソース領域２２に接
触している。すなわち、ソースラインＳＬはソース領域
２２を挟んで隣接するワードラインＷＬ間の半導体基板
２０上に形成された導電性膜で構成されている。 【効果】ソースラインを半導体基板内の不純物拡散層で
構成する場合よりも、ワードラインＷＬ間の距離を短縮
できる。高集積化および小型化が図られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュ型ＥＥＰＲ
ＯＭ（Electrically Erasable/ProgramableRead Only M
emory）のような半導体記憶装置およびその製造方法に
関するものである。

【０００２】

【従来の技術】従来から用いられているフラッシュ型Ｅ
ＥＰＲＯＭの構成は、図８、図９、図１０および図１１
に示されている。図８はフラッシュ型ＥＥＰＲＯＭの簡
略化した平面図であり、図９、図１０および図１１はそ
れぞれ図８の切断面線IX−IX、Ｘ−Ｘ、XI−XIから見た
断面図である。

【０００３】Ｐ型半導体基板１０（図８では図示が省略
されている。）にはＮ⁺ 型ドレイン拡散領域１およびＮ
⁺ 型ソース拡散領域２が形成されており、これらの拡散
領域１，２間がチャネル領域３となっている。このチャ
ネル領域３上には、トンネル酸化膜４を介在させて電気
的に浮遊状態とされているフローティングゲート５が形
成されている。フローティングゲート５上には絶縁膜６
を介してワードラインとしてのコントロールゲート８が
積層されている。フローティングゲート５およびコント
ロールゲート８は、たとえば多結晶シリコン膜で構成さ
れる。７はソース拡散領域１の耐圧を高めるための低濃
度不純物拡散層である。

【０００４】コントロールゲート８などが形成された基
板１０の表面には層間絶縁膜９が形成されている。この
層間絶縁膜９においてドレイン拡散領域１の上部にはコ
ンタクト孔１１が形成されており、層間絶縁膜９の表面
にはコンタクト孔１１においてドレイン拡散領域２に接
触するビットラインとしてのアルミニウム配線１２が形
成されている。１３はセル間を分離するためのフィール
ド酸化膜である。

【０００５】ドレイン拡散領域１およびソース拡散領域
２は、隣接するメモリセル間で共有される。そして、ワ
ードライン（コントロールゲート８）の延在方向に配列
された各ソース拡散領域２は、このソース拡散領域２の
形成時に同時に不純物拡散により基板１０内に形成され
たソースライン１４により相互に接続されている。コン
トロールゲート８に正の高電圧である書込電圧（たとえ
ば１２Ｖ）を印加するとともに、ドレイン拡散領域１に
も正の高電圧（たとえば７Ｖ）を印加すると、ソース拡
散領域２からドレイン拡散領域１に向けて電子が加速さ
れる。このとき、ドレイン拡散領域１の境界部で生じた
強電界によりホットエレクトロンが生成され、このホッ
トエレクトロンがトンネル酸化膜４を通過してフローテ
ィングゲート５に注入される。これにより書込が達成さ
れる。また、コントロールゲート８と基板１０との間に
書込時とは逆極性の高電圧を印加すると、フローティン
グゲート５から電子が引き抜かれる。これにより消去が
達成される。

【０００６】フローティングゲート５における電子の有
無により、ソース・ドレイン間を導通させるためにコン
トロールゲート８に印加すべき閾値は２つの異なる値を
とる。したがって、２つの異なる値の中間的な電圧であ
るセンス電圧を印加するとともに、ソース・ドレイン間
の導通／非導通を調べることにより、情報の読み出しが
行える。

【０００７】フローティングゲート５は電気的に浮遊状
態となっているから、書込電圧または消去電圧を印加し
ないかぎりその注入電荷量は変動しないので、不揮発な
記憶が行える。このフラッシュ型ＥＥＰＲＯＭは次のよ
うにして製造される。すなわち、基板１０の表面にＬＯ
ＣＯＳ（LOCal Oxidation of Silicon）法によりフィー
ルド酸化膜１３が形成される。次いでトンネル酸化膜４
が基板１０の全面に形成される。この状態から、多結晶
シリコンの堆積、導電性を得るための不純物である燐の
添加およびパターニングによって、フローティングゲー
ト５がパターン形成される。

【０００８】次に、絶縁膜６が形成され、さらに、多結
晶シリコンの堆積、燐の添加およびパターニングを経
て、ワードラインをなすコントロールゲート８がパター
ン形成される。フィールド酸化膜１３間の領域には、後
にイオン注入によってソース拡散領域２やソースライン
１４などを形成しなければならないから、コントロール
ゲート８などはフィールド酸化膜１３間の領域にはみ出
ない位置に形成する必要がある。このため、マスク合わ
せの精度などを考慮して、図１１に示すように、コント
ロールゲート８などは、フィールド酸化膜１３の縁部よ
りも距離ΔＬだけ後退した位置に形成される。もしも、
コントロールゲート８がフィールド酸化膜１３の縁部か
らはみ出して形成されると、ソースライン１４は充分な
断面積を有することができなくなり、高抵抗なものとな
ってしまう。

【０００９】コントロールゲート８が形成されると、ソ
ース拡散領域２の周囲の低濃度拡散層７を形成するため
の燐イオン注入が行われる。次いで、フィールド酸化膜
１３およびコントロールゲート８などをマスクとして砒
素イオンが注入され、これによりＮ⁺ 型ソース拡散領域
２およびドレイン拡散領域１ならびにソースライン１４
が形成される。

【００１０】そして、層間絶縁膜９により基板１０が被
覆され、この層間絶縁膜９にコンタクト孔１１が形成さ
れて、ビットラインを成すアルミニウム配線１２がパタ
ーン形成される。

【００１１】

【発明が解決しようとする課題】ところが上記の構成の
フラッシュ型ＥＥＰＲＯＭでは、集積化に限界があり、
このため装置全体の小型化が困難であるという問題があ
る。すなわち、上述のフラッシュ型ＥＥＰＲＯＭでは、
素子間の分離をフィールド酸化膜１３により行っている
ので、分離を完全に行うためには基板表面から深い位置
まで酸化膜を形成させる必要があり、そのためには酸化
膜１３の層厚を厚くしなければならない。層厚を厚くす
ると必然的に基板１０の表面に沿う方向の幅も大きくな
るから、図８におけるビットライン間の距離Ｌ１が或る
程度大きくなってしまう。これにより、高集積化が妨げ
られるのである。

【００１２】また、上記のようにワードライン（コント
ロールゲート８）の形成後にイオン注入によりソース拡
散領域２やソースライン１４が形成されるので、ワード
ラインの形成位置はフィールド酸化膜１３の縁部から後
退した位置とせざるを得ない。すなわち、隣接するワー
ドライン（コントロールゲート８）の間にイオン注入に
より形成したソースライン１４が延在している構成で
は、ワードライン間の距離Ｌ２の縮小には限界がある。
このこともまた、高集積化の妨げとなっていた。

【００１３】さらには、上述のフラッシュ型ＥＥＰＲＯ
Ｍの製造工程では、フローティングゲート５およびコン
トロールゲート８にはいずれも多結晶シリコン膜が用い
られているにも拘わらず、これらのパターニングは個別
に行われている。このため、製造工程が複雑であるとい
う問題もあった。そこで、本発明の目的は、上述の技術
的課題を解決し、高集積化を図ることができ、したがっ
て小型化に有利な半導体記憶装置を提供することであ
る。

【００１４】また、本発明の他の目的は、製造工程を簡
素化することができる半導体記憶装置の製造方法を提供
することである。

【００１５】

【課題を解決するための手段および作用】上記の目的を
達成するための請求項１記載の半導体記憶装置は、ソー
ス領域およびドレイン領域ならびにソース領域およびド
レイン領域に挟まれたチャネル領域を有するメモリセル
を半導体基板上にアレイ状に複数個配列して構成され、
所定方向に配列されたメモリセルを制御すべくそれらに
沿って形成されたワードライン、上記所定方向に配列さ
れたメモリセルの上記ソース領域を共通接続するソース
ラインおよび上記所定方向と交差する方向に配列された
ドレイン領域を共通接続するビットラインを有するとと
もに、上記ソース領域が上記ビットライン方向に隣接す
るメモリセルにより共有されている半導体記憶装置にお
いて、上記ソース領域は隣接するワードライン間の領域
の半導体基板に形成されており、上記ソースラインは、
上記ワードライン方向に配列された複数のメモリセルの
各ソース領域を接続するように上記半導体基板上にパタ
ーン形成された導電性膜で構成されていることを特徴と
する。

【００１６】この構成によれば、ソース領域は隣接する
ワードライン間の半導体基板に形成されるから、このソ
ース領域に隣接する２本のワードライン間の距離は、最
小限ソース領域に要求される幅を有している必要があ
る。しかし、ワードライン方向に配列された複数のソー
ス領域を相互接続するためのソースラインは、半導体基
板内に形成されているのではなく、半導体基板上に形成
された導電性膜で構成されているから、ワードラインを
いずれの位置に形成してもソースラインを充分に低抵抗
に構成することができる。このため、従来のようにソー
スラインの確保のためにワードライン間の距離の縮小化
が制限されることはなく、ソース領域に隣接するワード
ライン間の距離の縮小化は、ソース領域に要求される幅
のみによって制限される。このため、ソース領域に隣接
する２本のワードライン間の距離を最小限にすることが
できる。

【００１７】請求項２記載の半導体記憶装置は、上記ワ
ードライン方向に隣接するメモリセル間には、素子分離
用のフィールド酸化膜が上記半導体基板に形成されてお
り、このフィールド酸化膜の上記ワードライン方向中間
部には、フィールド酸化膜よりも半導体基板の深部にま
で形成された溝が上記ビットラインに沿って形成されて
おり、この溝内に絶縁層が埋め込まれていることを特徴
とする。

【００１８】この構成によれば、ビットライン間の距離
を縮小するために帯状のフィールド酸化膜の幅を小さく
形成した場合に、このフィールド酸化膜を充分に厚く形
成できないときであっても、素子間の分離を確実に行え
る。すなわち、フィールド酸化膜を充分に基板の深部に
まで形成することができなくても、このフィールド酸化
膜のワードライン方向中間部に形成した深い溝に絶縁層
が埋め込まれているので、この絶縁層により素子間の分
離が達成される。

【００１９】請求項３記載の半導体記憶装置は、上記ワ
ードラインを被覆して、このワードラインと上記ソース
ラインとを絶縁する絶縁膜をさらに含むことを特徴す
る。この構成により、ワードラインの間にソーラインを
形成するときでも、ワードラインとソースラインとの短
絡が生じることを防止できる。請求項４記載の半導体記
憶装置は、上記チャネル領域上には、電荷をトンネリン
グさせるための第１の絶縁層、電荷を蓄積するためのフ
ローティングゲート、第２の絶縁層および上記ワードラ
インとなるコントロールゲートが積層して形成されてい
ることを特徴とする。

【００２０】この構成により、半導体基板から第１の絶
縁膜を通して電荷をトンネリングさせてフローティング
ゲートに電荷を蓄積させることができ、またフローティ
ングゲートから第１の絶縁膜を通して電荷を半導体基板
側にトンネリングさせることで、フローティングゲート
の蓄積電荷を引き抜くことができる。これにより、書込
／消去が可能で、かつ、不揮発な記憶が行える。

【００２１】請求項５記載の半導体記憶装置の製造方法
は、半導体基板上に素子分離用フィールド酸化膜を帯状
にパターン形成する工程と、半導体基板の全面に第１の
絶縁膜を形成する工程と、上記帯状のフィールド酸化膜
に交差する方向に沿ってワードラインを形成する工程
と、このワードラインおよび上記フィールド酸化膜をマ
スクとした半導体基板へのイオン注入により、自己整合
的にソース・ドレイン不純物拡散領域を形成する工程
と、半導体基板全面を被覆する第２の絶縁膜を形成する
工程と、この第２の絶縁膜をエッチングバックして、ワ
ードラインの側部に被着した部分を残すことによりサイ
ドウォールを形成する工程と、上記サイドウォール間の
部位であって、ソース領域の上部の上記第１の絶縁膜を
開孔してソースコンタクト孔を形成する工程と、ワード
ライン方向に配列された複数のソース領域を上記ソース
コンタクト孔を介して相互接続するように、第１の導電
性膜で構成したソースラインを上記半導体基板上に形成
する工程とを含むことを特徴とする。

【００２２】このようにして請求項１記載の半導体記憶
装置が製造される。この場合、ソースラインはワードラ
インなどの形成後に半導体基板上に形成される導電性膜
で構成されるので、ワードラインの形成の際に、このワ
ードラインの形成位置を厳密に制御する必要はない。ま
た、ソース領域などはワードラインなどをマスクとした
イオン注入により自己整合的に形成されるから、ソース
領域に隣接する２本のワードライン間の距離を、ソース
領域に要求される最小幅としておくことで、必要な素子
特性を得るとともに、この２本のワードライン間の距離
を最小に抑制することができる。

【００２３】さらに、第２の絶縁膜のエッチングバック
によりワードラインの側部にサイドウォールを被着さ
せ、このサイドウォールをマスクとして自己整合的にソ
ースコンタクト孔を形成できる。しかも、サイドウォー
ルによりソースラインとワードラインとを絶縁できる。
請求項６記載の半導体記憶装置の製造方法は、上記フィ
ールド酸化膜を形成する工程の後に、このフィールド酸
化膜の上記ワードライン方向中間部に、フィールド酸化
膜よりも半導体基板の深部にまで形成された溝を上記ビ
ットラインに沿って形成する工程と、形成された溝に絶
縁層を埋め込む工程とをさらに含むことを特徴とする。

【００２４】このようにして請求項２記載の半導体記憶
装置が得られる。請求項７記載の半導体記憶装置の製造
方法は、上記第１の絶縁膜を形成する工程の後に、フィ
ールド酸化膜の非形成領域上に帯状の第２の導電性膜を
パターン形成する工程と、半導体基板全面を被覆する第
３の絶縁膜を形成する工程とをさらに含むとともに、上
記ワードラインのパターニングの際に、ワードライン間
の上記第２の導電性膜および上記第３の絶縁膜を同時に
パターニングして、パターニングされた上記第２の導電
性膜を電荷蓄積用のフローティングゲートとすることを
特徴とする。

【００２５】このようにして請求項４記載の不揮発性の
半導体記憶装置を製造できる。この方法では、フローテ
ィングゲートを構成すべき第２の導電性膜のパターニン
グをワードラインのパターニングの際に同時に行わせて
いるから、製造工程が簡素化できる。しかも、フローテ
ィングゲートとワードラインとの各パターニングに個別
のマスクを用いると、マスク合わせ余裕が必要となるの
で、ゲート部分の大形化が防止できないのに対して、本
発明のようにフローティングゲートとワードラインとを
同時にパターニングするようにすれば、マスク合わせ余
裕を必要とせず、ゲート部分を最小寸法に形成すること
ができる。

【００２６】請求項８記載の半導体記憶装置の製造方法
は、上記第２の導電線膜をパターン形成する工程の後
に、この第２の導電性膜をマスクとして、フィールド酸
化膜よりも半導体基板の深部にまで形成された溝を自己
整合的に形成する工程と、形成された溝に絶縁層を埋め
込む工程とをさらに含むことを特徴とする。この方法で
は、絶縁層を埋め込むべき溝が、第２の導電性膜をマス
クとして自己整合的に形成されるので、製造工程を簡素
化できる。

【００２７】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は本発明の一実施例の半導
体記憶装置であるフラッシュ型ＥＥＰＲＯＭの一部の構
成を簡略化して示す平面図であり、図２、図３および図
４はそれぞれ図１の切断面線II−II、 III−III 、IV−
IVから見た断面図である。

【００２８】Ｐ型半導体基板２０（図１では図示が省略
されている。）の表面には素子分離用のフィールド酸化
膜２１が形成されており、このフィールド酸化膜２１に
より分離された領域に不純物拡散により形成したＮ⁺ 型
ソース拡散領域２２（以下「ソース領域」という。）お
よびＮ⁺ 型ドレイン拡散領域２３（以下「ドレイン領
域」という。）が形成されている。ソース領域２２の周
囲には、低濃度の不純物拡散層２４が形成されており、
これによりＰ型半導体基板２０からソース領域２２に至
る不純物濃度の変化を緩慢にして、ソース領域２２の境
界部に強電界が印加されることを防止した高耐圧構造と
なっている。

【００２９】半導体基板２０の表面には酸化シリコン膜
などからなる第１の絶縁層となるトンネル酸化膜２５が
形成されている。ソース・ドレイン領域２２，２３の間
のチャネル領域３６の部分のトンネル酸化膜２５上には
電気的に浮遊状態とされたフローティングゲート２６が
形成されている。そして、フローティングゲート２６上
には第２の絶縁層となる絶縁層２７が積層されており、
この絶縁層２７上には半導体基板２０の所定方向に延び
るワードラインＷＬとなるコントロールゲート２８が積
層形成されている。このコントロールゲート２８上には
さらに酸化シリコン膜などからなる絶縁層３０が形成さ
れている。

【００３０】なお、フローティングゲート２６およびコ
ントロールゲート２８はいずれも、燐を添加して低抵抗
化した多結晶シリコン膜で構成されている。また、絶縁
層２７は、窒化シリコン膜を酸化シリコン膜で挟持させ
たサンドイッチ構造のいわゆるＯＮＯ（Oxide-Nitride-
Oxide)膜で構成されている。フローティングゲート２
６、絶縁層２７、コントロールゲート２８および絶縁層
３０からなるゲート構造体２９の側部には、酸化シリコ
ン膜などからなるサイドウォール３１が被着されてい
る。ソース領域２２に隣接する２本のワードラインＷＬ
の間には、ワードラインＷＬ方向に配列された複数のソ
ース領域２２を共通接続するためのソースラインＳＬ
が、ソース領域２２に接触するように半導体基板２０上
に形成されている。すなわち、ソースラインＳＬは、サ
イドウォール３１間に自己整合的に形成されたソースコ
ンタクト孔３２に埋め込まれている。なお、このソーラ
インＳＬは、燐を添加して低抵抗化した多結晶シリコン
膜で構成されている。

【００３１】さらに、基板全面を被覆する層間絶縁膜３
３が形成されており、この層間絶縁膜３３およびトンネ
ル酸化膜２５においてドレイン領域２３に対応する部分
にはドレインコンタクト孔３４が形成されている。そし
て、ワードラインＷＬに交差する方向に延びるビットラ
インＢＬがドレインコンタクト孔３４を介してドレイン
領域２３に接触するように形成されている。ビットライ
ンＢＬは、たとえばアルミニウム金属を蒸着してパター
ニングすることにより形成される。

【００３２】素子分離のためのフィールド酸化膜３１
は、本実施例ではビットラインＢＬ間の距離Ｌ１１を短
くするために従来よりも薄く（たとえば４０００Å）形
成されており、このフィールド酸化膜３１においてワー
ドラインＷＬ方向の途中部には、半導体基板２０の深部
にまで至る部分に酸化膜埋め込み層３５が設けられてい
る。

【００３３】この構成によれば、たとえビットラインＢ
Ｌ間の距離Ｌ１１を短くするためにフィールド酸化膜３
１の膜厚を薄くせざるを得ないときでも、酸化膜埋め込
み層３５の働きにより素子間の分離を確実に行える。換
言すれば、素子間の分離を確実に行いながら、ビットラ
インＢＬ間の距離Ｌ１１を短縮することができる。一
方、本実施例において、上記のソース領域２２は、ワー
ドラインＷＬに沿って延在しているのではなく、ビット
ラインＢＬの下部のメモリセルを構成する部分のみに形
成されている。そして、ワードラインＷＬに沿う方向の
ソース領域２２間の相互接続は、半導体基板２０上に形
成された多結晶シリコン膜からなるソースラインＳＬに
より達成されている。

【００３４】このため、ソース領域２２の幅Ｗを小さく
してもソースラインＳＬの断面積を充分に大きくするこ
とでソースラインＳＬの低抵抗化が図れる。このため、
幅Ｗを小さくして、ワードラインＷＬ間の距離Ｌ１２を
縮小できる。ソース領域２２は、ゲート構造体２９をマ
スクとしたイオン注入によって自己整合的に形成するこ
とが好ましいから、具体的にはワードラインＷＬ間の距
離Ｌ１２の縮小化は、必要なソース領域２２の幅Ｗによ
ってのみ制限される。すなわち、従来のように、フィー
ルド酸化膜の縁部からマスク合わせの精度を考慮して設
定した距離だけ後退した位置にワードラインを形成しな
けれぱならないという制限がない。

【００３５】このように、本実施例のフラッシュ型ＥＥ
ＰＲＯＭではワードラインＷＬ間の距離Ｌ１２およびビ
ットラインＢＬ間の距離Ｌ１１をいずれも縮小すること
ができる。これにより、高集積化が可能となるから、フ
ラッシュ型ＥＥＰＲＯＭ素子全体を格段に小型化するこ
とができるようになる。上記のフラッシュ型ＥＥＰＲＯ
Ｍは、たとえば次のようにして駆動される。すなわち、
情報の書込に当たっては、ソースラインＳＬを接地電位
とするとともに、コントロールゲート２８に正の高電圧
（たとえば１２Ｖ）が印加され、さらにビットラインＢ
Ｌに高の高電圧（たとえば７Ｖ）が印加される。これに
より、ソース領域２２からドレイン領域２３に向けて電
子が加速され、ドレイン領域２３の境界部に生じている
強電界によりホットエレクトロンが生成される。このホ
ットエレクトロンがトンネル酸化膜２５を透過してフロ
ーティングゲート２６に注入される。これにより、書込
が達成される。

【００３６】情報の消去時には、ソース−ゲート間に高
電圧（ソースラインＳＬが１２Ｖとされ、コントロール
ゲート２８が０Ｖとされる。）が印加され、これにより
フローティングゲート２６に蓄積されている電子がトン
ネル酸化膜２５をトンネリングしてソース領域２２に引
き抜かれる。このようにして、フローティングゲート２
６内に蓄積された電子が消去され、情報の消去が達成さ
れる。

【００３７】フローティングゲート２６に電子が注入さ
れた書込状態と、電子が引き抜かれた消去状態とでは、
ソース−ドレイン間を導通させるためにコントロールゲ
ート２８に印加すべき閾値電圧は、異なる値をとる。し
たがって、この異なる閾値電圧の中間的な値のセンス電
圧をコントロールゲート２８に印加するとともに、この
ときにソース−ドレイン間が導通するか否かを監視する
ことによって、情報の読出が行える。

【００３８】次に上記のフラッシュ型ＥＥＰＲＯＭの製
造方法について、図５、図６および図７を参照して説明
する。各工程を表す図(A) 乃至(I) はそれぞれ断面図
(a),(b),(c) から構成されており、これらはそれぞれ上
記の図２、図３、図４と同様な切断面から見た断面図で
ある。先ず、図５(A) に示すように、半導体基板２０の
表面にＬＯＣＯＳ法によってフィールド酸化膜２１が形
成され、チャネル領域のイオン濃度を所定濃度にするた
めのホウ素イオン注入（注入量はたとえば５×１０¹²／
cm³ 程度）がされた後に、さらに基板全面２０を被覆す
るように第１の絶縁膜となるトンネル酸化膜２５（膜厚
はたとえば１００Å）が形成される。フィールド酸化膜
は２１はビットラインＢＬ間の領域に延在する帯状のも
のである。

【００３９】次に、基板全面に多結晶シリコン膜を形成
し、これに燐を添加させて低抵抗化した後にパターニン
グすることにより、図５(B) に示すようにフローティン
グゲート２７を形成するための多結晶シリコン膜４０が
帯状にパターン形成される（図１において仮想線で示
す。）。すわなち、フローティングゲート２７のワード
ラインＷＬに沿う方向の長さＬ１３に等しい幅で、ビッ
トラインＢＬ方向に延びるように帯状にパターニングさ
れた多結晶シリコン膜４０が形成される。

【００４０】次いで、図５(C) に示すように、帯状の多
結晶シリコン膜４０をマスクとしてフィールド酸化膜２
１がエッチングされ、さらにフィールド酸化膜２１より
も深部の半導体基板２０がエッチングされる。これによ
り、フィールド酸化膜２１においてビットラインＢＬ間
の途中部に、半導体基板２０の深部にまで至る溝４１が
自己整合的に形成される。この状態から、基板全面に酸
化膜が堆積され、この酸化膜を多結晶シリコン膜４０が
露出するまでエッチングバックすることによって、図５
(C) のように溝４１内に酸化膜埋め込み層３５を設けた
構造とすることができる。

【００４１】この状態から、次に、図６(D) に示すよう
に、ゲート構造体２９を構成すべき各膜が形成される。
すなわち、絶縁層２７を構成する第３の絶縁膜に相当す
る絶縁膜４５、コントロールゲート２８を構成する多結
晶シリコン膜４６、および絶縁層３０を構成する絶縁膜
４７が順に積層形成される。なお、多結晶シリコン膜４
６は、その形成後に燐が添加され低抵抗化される。

【００４２】次に、図６(E) に示すように、ゲート構造
体２９のパターニングが行われる。すなわち、ワードラ
インＷＬに対応した帯状のパターンとなるように、上記
の絶縁膜４５、多結晶シリコン膜４６および絶縁膜４７
がエッチングされる。さらに、このとき、第１層目の多
結晶シリコン膜４０もエッチングされる。これにより、
ワードラインＷＬ間の多結晶シリコン膜４０が除去され
るから、コントロールゲート２８に完全に整合したフロ
ーティングゲート２６が形成されることになる。

【００４３】ゲート構造体２９のパターニングに引き続
いて、このゲート構造体２９をマスクとして、拡散層２
４を形成するための燐イオンの注入（注入量は１×１０
¹⁴／cm³ 程度）が行われる。さらに、図６(F) に示すよ
うに、ゲート構造体２９をマスクとして砒素イオンが注
入され（注入量は５×１０¹⁵／cm³ 程度）、さらに注入
されたイオンが熱拡散されてＮ⁺ 型のソース・ドレイン
拡散領域２２，２３が形成される。

【００４４】次の工程は、図７(G) に示されている。こ
の工程では、基板２０の全面を被覆するように仮想線で
示す厚い酸化膜４８が形成される。この酸化膜４８は、
第２の絶縁膜に相当する。この厚い酸化膜４８は、トン
ネル絶縁膜２５が露出するまでエッチングバックされ
る。これにより、ゲート構造体２９の側部に被着された
サイドウォール３１が形成されることになる。

【００４５】また、同時にトンネル絶縁膜２５がエッチ
ングされ、自己整合的にソースコンタクト孔３２が形成
される。次に、図７(H) に示すように、ワードラインＷ
Ｌに沿うように、ソースコンタクト孔３２を介してソー
ス領域２２に接触する第１の導電性膜であるソースライ
ンＳＬがパターン形成される。このソースラインＳＬ
は、燐イオンを添加した多結晶シリコン膜で構成され
る。この形成後には、アニールが行われ、ソースライン
ＳＬとソース領域２２とが接合される。

【００４６】この状態から、図７(I) に示すように、層
間絶縁膜３３が基板全面を被覆するように形成され、さ
らに、ドレイン領域２３上の位置に、層間絶縁膜３３お
よびトンネル絶縁膜２５を貫通するドレインコンタクト
孔３４が形成される。そして、ワードラインＷＬと交差
する方向に延びるビットラインＢＬが、ドレインコンタ
クト孔３４を介してドレイン領域２３に接触するように
形成される。ビットラインＢＬは、たとえばアルミニウ
ムをスパッタリングにより基板全面に堆積させ、このア
ルミニウム薄膜を帯状にパターニングするようにして形
成される。

【００４７】以上のような製造方法では、素子分離のた
めのフィールド酸化膜２１は帯状に形成され、この帯状
のフィールド酸化膜２１間のいずれの位置にでもソース
領域２２を位置させることができる。すなわち、従来で
は、矩形のフィールド酸化膜を基板上に形成して、酸化
膜の非形成領域に不純物拡散を行い、フィールド酸化膜
の非形成領域の交差点をソース領域とするとともに、こ
のソース領域間を接続する拡散領域をソースラインとし
て用いている。このため、ソース領域の位置はフィール
ド酸化膜の非形成領域の交差部に限定されるから、フィ
ールド酸化膜のパターンとワードラインとの位置合わせ
に厳密な制御を要するという問題がある。このような問
題は、本実施例では完全に回避される。

【００４８】一方、従来では、上述したように所定幅の
拡散領域のソースラインを確保するために、フィールド
酸化膜の非形成領域にまではみ出てワードラインが形成
されることを防止すべく、ワードラインの縁部からマス
クの位置合わせの精度を考慮した充分な距離だけ後退し
た位置にワードラインを形成せざるを得なかった。とこ
ろが、本実施例の製造方法では、ソースラインＳＬはワ
ードラインＷＬの形成後に、基板上に形成されるから、
ワードラインＷＬの形成位置によらずに充分な断面積を
有する低抵抗な状態に形成することができる。このた
め、ソー領域を挟んで隣接するワードラインＷＬ間の距
離を短縮できる。すなわち、ソース領域２２を挟んで隣
接するワードラインＷＬ間の距離Ｌ１２を、ソース領域
２２に要求される必要最小限の幅Ｗ_min まで縮小するこ
とができる。このように、ワードラインＷＬ間の距離Ｌ
１２を幅Ｗ_min まで縮小しても、ソース領域２２はワー
ドラインＷＬをマスクとして自己整合的に形成されるか
ら、必要な幅Ｗ_min が必ず確保される。

【００４９】さらに、本実施例では、上記のようにコン
トロールゲート２８のエッチング時に同時にフローティ
ングゲート２６のパターニングを行っているので、フロ
ーティングゲート２６とコントロールゲート２８との位
置合わせは確実に達成される。したがって、コントロー
ルゲート２８の形成位置とフローティングゲート２６の
形成位置との間にマスク合わせ余裕を設ける必要がない
から、一層の高集積化が可能となる。しかも、フローテ
ィングゲート２６とコントロールゲート２８とを同時に
パターニングしているので、製造工程を簡素化できると
いう利点がある。

【００５０】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例ではフローティ
ングゲートを用いたフラッシュ型ＥＥＰＲＯＭを例にと
って説明したが、たとえば電荷をトラップするための絶
縁膜を用いたフラッシュ型ＥＥＰＲＯＭにも本発明は容
易に応用することができる。また、不揮発性の記憶装置
だけでなく、本発明は揮発性の記憶装置にも適用するこ
とができる。すなわち、本発明はワードライン方向に隣
接するトランジスタのソース領域を相互接続する必要の
ある半導体記憶装置に対して広く実施することができる
ものである。

【００５１】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。

【００５２】

【発明の効果】以上のように本発明の半導体記憶装置に
よれば、ソースラインは半導体基板上に形成される導電
性膜で構成されているから、従来のようにソースライン
の確保のためにワードライン間の距離の縮小が制限され
ることはない。すなわち、ソース領域に隣接する２本の
ワードライン間の距離の縮小化は、ソース領域に要求さ
れる幅のみによって制限される。このため、ソース領域
に隣接する２本のワードライン間の距離を最小限にする
ことができる。これにより、高集積化が図られ、装置の
小型化に寄与することができる。

【００５３】また、フィールド酸化膜の上記ワードライ
ン方向中間部に深く形成した溝に絶縁層を埋め込めば、
フィールド酸化膜を充分に基板の深部にまで形成するこ
とができなくても、上記絶縁層により素子間の分離が確
実に行える。したがって、ビットライン間の距離の縮小
化のためにフィールド酸化膜の形成面積を小さくしても
素子間分離を確実に行えるから、ビットライン間の距離
を縮小することができる。これにより、一層の高集積化
および小型化が図られることになる。

【００５４】さらに、本発明の半導体記憶装置の製造方
法によれば、ワードラインなどを形成した導電性膜で構
成されたソースラインが形成されるのでワードラインの
形成の際に、このワードラインの形成位置を厳密に制御
する必要がない。また、ソース領域などはワードライン
などをマスクとしたイオン注入により自己整合的に形成
される。さらに、ワードラインの側部に被着されたサイ
ドウォールをマスクとして自己整合的にソースコンタク
ト孔を形成できる。

【００５５】このようにして、簡単な製造工程で、高集
積化および小型化に有利な半導体記憶装置を製造でき
る。また、フローティングゲートを用いた不揮発性の半
導体記憶装置を製造する際に、フローティングゲートを
構成すべき導電性膜のパターニングをワードラインのパ
ターニングの際に同時に行わせれば、製造工程が一層簡
素化される。しかも、フローティングゲートとワードラ
インとの各パターニングを同時に行わせているから、マ
スク合わせ余裕が不要であり、ゲート部分を最小寸法に
形成することができる。これにより、装置の高集積化お
よび小型化に寄与することができる。

【００５６】さらには、絶縁層を埋め込むべき溝を、フ
ローティングゲートを構成すべく帯状に形成された導電
性膜をマスクとして自己整合的に形成すれば、製造工程
が一層簡単になる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体記憶装置であるフラ
ッシュ型ＥＥＰＲＯＭの構成を簡略化して示す平面図で
ある。

【図２】図１の切断面線II−IIから見た断面図である。

【図３】図１の切断面線 III−III から見た断面図であ
る。

【図４】図１の切断面線IV−IVから見た断面図である。

【図５】上記実施例のフラッシュ型ＥＥＰＲＯＭの製造
方法を工程順に示す断面図である。

【図６】上記実施例のフラッシュ型ＥＥＰＲＯＭの製造
方法を工程順に示す断面図である。

【図７】上記実施例のフラッシュ型ＥＥＰＲＯＭの製造
方法を工程順に示す断面図である。

【図８】従来のフラッシュ型ＥＥＰＲＯＭの構成を示す
平面図である。

【図９】図８の切断面線IX−IXから見た断面図である。

【図１０】図８の切断面線Ｘ−Ｘから見た断面図であ
る。

【図１１】図８の切断面線XI−XIから見た断面図であ
る。

【符号の説明】

２０ 半導体基板 ２１ フィールド酸化膜 ２２ ソース拡散領域 ２３ ドレイン拡散領域 ２５ トンネル酸化膜（第１の絶縁層、第１の絶縁膜） ２６ フローティングゲート ２７ 絶縁層（第２の絶縁層） ２８ コントロールゲート（ワードライン） ２９ ゲート構造体 ３０ 絶縁層 ３１ サイドウォール ３２ ソースコンタクト孔 ３４ ドレインコンクタト孔 ３５ 酸化膜埋め込み層 ４０ 多結晶シリコン膜（第２の導電性膜） ４１ 溝 ４５ 絶縁膜（第３の絶縁膜） ４８ 酸化膜（第２の絶縁膜） ＷＬ ワードライン ＳＬ ソースライン（第１の導電性膜） ＢＬ ビットライン

Claims (8)

【特許請求の範囲】
1. 【請求項１】ソース領域およびドレイン領域ならびにソ
   ース領域およびドレイン領域に挟まれたチャネル領域を
   有するメモリセルを半導体基板上にアレイ状に複数個配
   列して構成され、所定方向に配列されたメモリセルを制
   御すべくそれらに沿って形成されたワードライン、上記
   所定方向に配列されたメモリセルの上記ソース領域を共
   通接続するソースラインおよび上記所定方向と交差する
   方向に配列されたドレイン領域を共通接続するビットラ
   インを有するとともに、上記ソース領域が上記ビットラ
   イン方向に隣接するメモリセルにより共有されている半
   導体記憶装置において、 上記ソース領域は隣接するワードライン間の領域の半導
   体基板に形成されており、 上記ソースラインは、上記ワードライン方向に配列され
   た複数のメモリセルの各ソース領域を接続するように上
   記半導体基板上にパターン形成された導電性膜で構成さ
   れていることを特徴とする半導体記憶装置。
2. 【請求項２】上記ワードライン方向に隣接するメモリセ
   ル間には、素子分離用のフィールド酸化膜が上記半導体
   基板に形成されており、このフィールド酸化膜の上記ワ
   ードライン方向中間部には、フィールド酸化膜よりも半
   導体基板の深部にまで形成された溝が上記ビットライン
   に沿って形成されており、この溝内に絶縁層が埋め込ま
   れていることを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】上記ワードラインを被覆して、このワード
   ラインと上記ソースラインとを絶縁する絶縁膜をさらに
   含むことを特徴する請求項１記載の半導体記憶装置。
4. 【請求項４】上記チャネル領域上には、電荷をトンネリ
   ングさせるための第１の絶縁層、電荷を蓄積するための
   フローティングゲート、第２の絶縁層および上記ワード
   ラインとなるコントロールゲートが積層して形成されて
   いることを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】半導体基板上に素子分離用フィールド酸化
   膜を帯状にパターン形成する工程と、 半導体基板の全面に第１の絶縁膜を形成する工程と、 上記帯状のフィールド酸化膜に交差する方向に沿ってワ
   ードラインを形成する工程と、 このワードラインおよび上記フィールド酸化膜をマスク
   とした半導体基板へのイオン注入により、自己整合的に
   ソース・ドレイン不純物拡散領域を形成する工程と、 半導体基板全面を被覆する第２の絶縁膜を形成する工程
   と、 この第２の絶縁膜をエッチングバックして、ワードライ
   ンの側部に被着した部分を残すことによりサイドウォー
   ルを形成する工程と、 上記サイドウォール間の部位であって、ソース領域の上
   部の上記第１の絶縁膜を開孔してソースコンタクト孔を
   形成する工程と、 ワードライン方向に配列された複数のソース領域を上記
   ソースコンタクト孔を介して相互接続するように、第１
   の導電性膜で構成したソースラインを上記半導体基板上
   に形成する工程とを含むことを特徴とする半導体記憶装
   置の製造方法。
6. 【請求項６】上記フィールド酸化膜を形成する工程の後
   に、このフィールド酸化膜の上記ワードライン方向中間
   部に、フィールド酸化膜よりも半導体基板の深部にまで
   形成された溝を上記ビットラインに沿って形成する工程
   と、形成された溝に絶縁層を埋め込む工程とをさらに含
   むことを特徴とする請求項５記載の半導体記憶装置の製
   造方法。
7. 【請求項７】上記第１の絶縁膜を形成する工程の後に、
   フィールド酸化膜の非形成領域上に帯状の第２の導電性
   膜をパターン形成する工程と、 半導体基板全面を被覆する第３の絶縁膜を形成する工程
   とをさらに含むとともに、 上記ワードラインのパターニングの際に、ワードライン
   間の上記第２の導電性膜および上記第３の絶縁膜を同時
   にパターニングして、パターニングされた上記第２の導
   電性膜を電荷蓄積用のフローティングゲートとすること
   を特徴とする請求項５記載の半導体記憶装置の製造方
   法。
8. 【請求項８】上記第２の導電線膜をパターン形成する工
   程の後に、この第２の導電性膜をマスクとして、フィー
   ルド酸化膜よりも半導体基板の深部にまで形成された溝
   を自己整合的に形成する工程と、形成された溝に絶縁層
   を埋め込む工程とをさらに含むことを特徴とする請求項
   ７記載の半導体記憶装置の製造方法。