JPH03276729A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH03276729A JPH03276729A JP7765090A JP7765090A JPH03276729A JP H03276729 A JPH03276729 A JP H03276729A JP 7765090 A JP7765090 A JP 7765090A JP 7765090 A JP7765090 A JP 7765090A JP H03276729 A JPH03276729 A JP H03276729A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ゲート長がサブミクロン以下のＭＯＳ型半
導体装置およびその製造方法に関するものである。
導体装置およびその製造方法に関するものである。
従来、一導電型半導体基板中に設けられたソース領域お
よびドレイン領域に挟まれたチャネル領域上に、酸化シ
リコン膜よりなるゲート絶縁膜を備え、ゲート絶縁膜上
にゲート電極を備えたＭＯＳ型半導体装置がよく知られ
ている。
よびドレイン領域に挟まれたチャネル領域上に、酸化シ
リコン膜よりなるゲート絶縁膜を備え、ゲート絶縁膜上
にゲート電極を備えたＭＯＳ型半導体装置がよく知られ
ている。
近年、半導体集積回路の集積度を向上させるために、Ｍ
ＯＳ型半導体装置については、スケーリング則に従い寸
法の微細化が行われており、１．０〜１．２μｍ程度の
ゲート長のＭＯＳ）ランリスタが実現されてきている。
ＯＳ型半導体装置については、スケーリング則に従い寸
法の微細化が行われており、１．０〜１．２μｍ程度の
ゲート長のＭＯＳ）ランリスタが実現されてきている。
しかしながら、ＭＯＳ型半導体装置においては、ゲート
長を短くするとホットエレクトロン効果によりＭＯＳ）
ランリスタの信頼性劣化が起こるといった問題を有して
いた。こうした問題を解決するために第４図に示すよう
に、ゲート側面に酸化シリコン膜よりなる側壁膜２０を
形成し、ソース領域２０．２１およびドレイン領域２２
．２３をＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−
Ｄｒａｉｎ ）構造とすることにより、電界集中を緩和
させ、信転性を向上させるようにした構造はよく知られ
ている。
長を短くするとホットエレクトロン効果によりＭＯＳ）
ランリスタの信頼性劣化が起こるといった問題を有して
いた。こうした問題を解決するために第４図に示すよう
に、ゲート側面に酸化シリコン膜よりなる側壁膜２０を
形成し、ソース領域２０．２１およびドレイン領域２２
．２３をＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−
Ｄｒａｉｎ ）構造とすることにより、電界集中を緩和
させ、信転性を向上させるようにした構造はよく知られ
ている。
しかしながら、近年、ゲート長を１μｍ以下とするサブ
ミクロン化の要求が高まりつつあり、ゲート側面に酸化
シリコン膜よりなる側壁膜２０を備えたＬＤＤ構造であ
っても、ホットエレクトロン効果が大きくなり、信転性
の確保が非常に困難であるといった問題が生じている。
ミクロン化の要求が高まりつつあり、ゲート側面に酸化
シリコン膜よりなる側壁膜２０を備えたＬＤＤ構造であ
っても、ホットエレクトロン効果が大きくなり、信転性
の確保が非常に困難であるといった問題が生じている。
この発明の目的は、ゲート長がサブミクロン以下のＭＯ
Ｓ型半導体装置の信軌性の向上をはかることのできる新
規な構造およびその製造方法を提供することである。
Ｓ型半導体装置の信軌性の向上をはかることのできる新
規な構造およびその製造方法を提供することである。
請求項（１）記載のＭＯＳ型半導体装置は、ゲート構造
の側面に窒化シリコン膜よりなる第１の側壁膜と、この
第１の側壁膜の外側に酸化シリコン膜よりなる第２の側
壁膜との２層の側壁膜を備えたことを特徴とする 請求項（２）記載のＭＯＳ型半導体装置は、請求項（１
）記載のＭＯＳ型半導体装置において、ソース領域およ
びドレイン領域が、チャネル領域の端部に直接接する第
１の領域と、チャネル領域から離れた位置にあって、第
１の領域に接し不純物濃度が第１の領域よりも高い第２
の領域とで構成されている。
の側面に窒化シリコン膜よりなる第１の側壁膜と、この
第１の側壁膜の外側に酸化シリコン膜よりなる第２の側
壁膜との２層の側壁膜を備えたことを特徴とする 請求項（２）記載のＭＯＳ型半導体装置は、請求項（１
）記載のＭＯＳ型半導体装置において、ソース領域およ
びドレイン領域が、チャネル領域の端部に直接接する第
１の領域と、チャネル領域から離れた位置にあって、第
１の領域に接し不純物濃度が第１の領域よりも高い第２
の領域とで構成されている。
請求項（３）記載のＭＯＳ型半導体装置の製造方法は、
一導電型半導体基板上に酸化シリコン膜よりなるゲート
絶縁膜とこのゲート絶縁膜上のゲート電極とでゲート構
造を形成する工程と、半導体基板領域にソース領域およ
びドレイン領域を形成する工程と、 ゲート構造の側面に窒化シリコン膜よりなる第１の側壁
膜とこの第１の側壁膜の外側に酸化シリコン膜よりなる
第２の側壁膜との２層の側壁膜を形成する工程とを含ん
でいる。
一導電型半導体基板上に酸化シリコン膜よりなるゲート
絶縁膜とこのゲート絶縁膜上のゲート電極とでゲート構
造を形成する工程と、半導体基板領域にソース領域およ
びドレイン領域を形成する工程と、 ゲート構造の側面に窒化シリコン膜よりなる第１の側壁
膜とこの第１の側壁膜の外側に酸化シリコン膜よりなる
第２の側壁膜との２層の側壁膜を形成する工程とを含ん
でいる。
請求項（４）記載のＭＯＳ型半導体装置の製造方法は、
請求項（３）記載のＭＯＳ型半導体装置の製造方法にお
いて、ソース領域およびドレイン領域が、チャネル領域
の端部に接し、不純物濃度の低い第１の領域と、チャネ
ル領域から離れた位置にあって第１の領域に接し、不純
物濃度が第１の領域よりも高い第２の領域とで形成され
る。
請求項（３）記載のＭＯＳ型半導体装置の製造方法にお
いて、ソース領域およびドレイン領域が、チャネル領域
の端部に接し、不純物濃度の低い第１の領域と、チャネ
ル領域から離れた位置にあって第１の領域に接し、不純
物濃度が第１の領域よりも高い第２の領域とで形成され
る。
この発明の構成によれば、ゲート構造の側面に、窒化シ
リコン膜よりなる第１の側壁膜と、この第１の側壁膜の
外側に酸化シリコン膜よりなる第２の側壁膜との２層の
側壁膜を形成することにより、ドレイン部の電界を緩和
することができ、ホットエレクトロン効果が著しく抑制
され、ゲート長がサブミクロン以下におけるホットエレ
クトロンによるＭＯＳトランジスタ特性の劣化を防止す
ることが可能となり、ＭＯＳ型半導体装置の信顛性を向
上させることが可能となる。
リコン膜よりなる第１の側壁膜と、この第１の側壁膜の
外側に酸化シリコン膜よりなる第２の側壁膜との２層の
側壁膜を形成することにより、ドレイン部の電界を緩和
することができ、ホットエレクトロン効果が著しく抑制
され、ゲート長がサブミクロン以下におけるホットエレ
クトロンによるＭＯＳトランジスタ特性の劣化を防止す
ることが可能となり、ＭＯＳ型半導体装置の信顛性を向
上させることが可能となる。
この発明の一実施例を図面を用いて説明する。
第１図はこの発明の一実施例の半導体装置の基本的な構
成を示す断面図である。
成を示す断面図である。
第１図に示すように、Ｐ型シリコン基板１の中にＮ４拡
散領域である第２の領域８．９とＮ−拡散領域である第
１の領域２，３とが形成され、第１の領域２，３にまた
がって酸化シリコン膜よりなるゲート絶縁膜４が設けら
れ、ゲート絶縁膜４の上にポリシリコン膜を積層してゲ
ート電極５を形成し、さらにゲート部分の側面に窒化シ
リコン膜よりなる第１の側壁膜６および酸化シリコン膜
よりなる第２の側壁膜７が設けられた構造となっている
。
散領域である第２の領域８．９とＮ−拡散領域である第
１の領域２，３とが形成され、第１の領域２，３にまた
がって酸化シリコン膜よりなるゲート絶縁膜４が設けら
れ、ゲート絶縁膜４の上にポリシリコン膜を積層してゲ
ート電極５を形成し、さらにゲート部分の側面に窒化シ
リコン膜よりなる第１の側壁膜６および酸化シリコン膜
よりなる第２の側壁膜７が設けられた構造となっている
。
また、この発明による半導体装置の製造方法について第
２図を参照しながら説明する。
２図を参照しながら説明する。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
上に酸化シリコン膜１０を２００人形成し、さらに窒化
シリコン膜１１を９００人程変形成した後、素子分離の
ため所定の部分をフォトエツチング技術によりエツチン
グを行う。
上に酸化シリコン膜１０を２００人形成し、さらに窒化
シリコン膜１１を９００人程変形成した後、素子分離の
ため所定の部分をフォトエツチング技術によりエツチン
グを行う。
つぎに、第２図（１））に示すように、通常の熱酸化法
によりフィールド酸化膜１２を０． ５μｍ程度形成す
る。
によりフィールド酸化膜１２を０． ５μｍ程度形成す
る。
そして第２図（Ｃ）に示すように、窒化シリコン膜１１
と酸化シリコン膜１０とを順次エツチングした後、ゲー
ト絶縁膜４となりうる酸化シリコン膜４ａを１５０人形
成する。
と酸化シリコン膜１０とを順次エツチングした後、ゲー
ト絶縁膜４となりうる酸化シリコン膜４ａを１５０人形
成する。
つぎに、酸化シリコン膜４ａ上に、全面にリンをドープ
した（ドープ濃度的２ Ｘ １０ ”ｃ＋＋＋−”）ポ
リシリコン膜を３５００人程度形成し、第２図（ｄ）に
示すように、ゲート電極５およびゲート絶縁膜４となり
うる部分のみを残してポリシリコン膜および酸化シリコ
ン膜４ａをフォトレジストを用いたエツチング技術によ
りパターンニングを行う。
した（ドープ濃度的２ Ｘ １０ ”ｃ＋＋＋−”）ポ
リシリコン膜を３５００人程度形成し、第２図（ｄ）に
示すように、ゲート電極５およびゲート絶縁膜４となり
うる部分のみを残してポリシリコン膜および酸化シリコ
ン膜４ａをフォトレジストを用いたエツチング技術によ
りパターンニングを行う。
その後、ポリシリコン膜よりなるゲート電極５およびフ
ィールド酸化膜１２をマスクとしてリンイオンを打ち込
み（３０ＫｅＶ、 ドーズ量Ｉ ＸＩＯ”ｃｍ−”）
、Ｎ−拡散領域である第１の領域２．３を形成する。
ィールド酸化膜１２をマスクとしてリンイオンを打ち込
み（３０ＫｅＶ、 ドーズ量Ｉ ＸＩＯ”ｃｍ−”）
、Ｎ−拡散領域である第１の領域２．３を形成する。
つぎに、第２図（ｅ）、に示すように、ジクロルシラン
（Ｓ ｉ Ｈ２Ｃ１２）とアンモニア（ＮＨ３）の化学
反応に基づく気相成長法により、全面に窒化シリコン膜
６ａを形成する。この実施例では、成長温度７５０°Ｃ
，ガス流量比： Ｎ Ｈ３／ Ｓ Ｉ Ｈｚ Ｃｌ ２
＝１０の条件下で窒化シリコン膜６ａを５００人形成し
た。
（Ｓ ｉ Ｈ２Ｃ１２）とアンモニア（ＮＨ３）の化学
反応に基づく気相成長法により、全面に窒化シリコン膜
６ａを形成する。この実施例では、成長温度７５０°Ｃ
，ガス流量比： Ｎ Ｈ３／ Ｓ Ｉ Ｈｚ Ｃｌ ２
＝１０の条件下で窒化シリコン膜６ａを５００人形成し
た。
つぎに、第２図（ｆ）に示すように、ゲート部分の側面
に窒化シリコン膜６ａの一部が側壁として残るように、
窒化シリコン膜６ａを異方性エツチング技術により除去
して第１の側壁膜６を形成する。
に窒化シリコン膜６ａの一部が側壁として残るように、
窒化シリコン膜６ａを異方性エツチング技術により除去
して第１の側壁膜６を形成する。
この実施例では、フレオンガス、酸素ガスおよびヘリウ
ムガスの混合ガスを用いた異方性エツチングを行った。
ムガスの混合ガスを用いた異方性エツチングを行った。
つぎに、第２図に）に示すように、全面に酸化シリコン
膜７ａをＳｉＨ，（、！！、２ガスとＮ２０ガスとの化
学反応に基づく気相成長法により形成する。
膜７ａをＳｉＨ，（、！！、２ガスとＮ２０ガスとの化
学反応に基づく気相成長法により形成する。
この実施例では、成長温度９００°Ｃ，ガス流量比：Ｎ
２０／５ｉＨ２Ｃρ２−２の条件下で約３０００人形成
した。
２０／５ｉＨ２Ｃρ２−２の条件下で約３０００人形成
した。
つぎに、第２図（ｈ）に示すように、ゲート部分の側面
に酸化シリコン膜７ａの一部が側壁として残るように、
酸化シリコン膜７ａを異方性エツチング技術により除去
して第２の側壁膜７を形成する。
に酸化シリコン膜７ａの一部が側壁として残るように、
酸化シリコン膜７ａを異方性エツチング技術により除去
して第２の側壁膜７を形成する。
この実施例では、フレオンガスと酸素ガスとの混合ガス
を用いた異方性エツチングを行った。その後、ゲート電
極５．第１の側壁膜６．第２の側壁膜７およびフィール
ド酸化膜１２をマスクとしてヒ素イオンを自己整合的に
打ち込み（４０ＫｅＶ。
を用いた異方性エツチングを行った。その後、ゲート電
極５．第１の側壁膜６．第２の側壁膜７およびフィール
ド酸化膜１２をマスクとしてヒ素イオンを自己整合的に
打ち込み（４０ＫｅＶ。
ドーズ量４ Ｘ １０ ”ｃ＋ｎ−２） 、Ｎ”拡散領
域である第２の領域８．９を形成する。
域である第２の領域８．９を形成する。
つぎに、第２図（ｉ）に示すように、気相成長法により
酸化シリコン膜１３を全面に被着した後、ソース、ドレ
インの押し込みと酸化シリコン膜１３の緻密化のために
、８５０ ”Ｃで２０分間、Ｎ２雰囲気中で熱処理を行
う。最後に、フォトエツチング技術によりコンタクト孔
を開孔し、アルミニウム電極１４を形成する。
酸化シリコン膜１３を全面に被着した後、ソース、ドレ
インの押し込みと酸化シリコン膜１３の緻密化のために
、８５０ ”Ｃで２０分間、Ｎ２雰囲気中で熱処理を行
う。最後に、フォトエツチング技術によりコンタクト孔
を開孔し、アルミニウム電極１４を形成する。
以上のようにして作製したＭＯＳ型半導体装置のストレ
ス時間としきい値電圧Ｖｔシフト量の関係を第３図に示
す。
ス時間としきい値電圧Ｖｔシフト量の関係を第３図に示
す。
第３図において、実線１５はゲートの側壁膜６゜７が窒
化シリコン膜と酸化シリコン膜との２層膜で形成された
この実施例のＭＯＳ型半導体装置の場合であり、実線１
６はゲートの側壁膜２０が酸化シリコン膜だけで形成さ
れた従来例のＭＯＳ型半導体装置の場合である。この実
施例のＭＯＳ型半導体装置の場合（実線１５）の方が、
従来例のＭＯＳ型半導体装置の場合（実線１６）に比べ
しきい値電圧Ｖｔのシフトが少なく非常に優れているこ
とがわかる。
化シリコン膜と酸化シリコン膜との２層膜で形成された
この実施例のＭＯＳ型半導体装置の場合であり、実線１
６はゲートの側壁膜２０が酸化シリコン膜だけで形成さ
れた従来例のＭＯＳ型半導体装置の場合である。この実
施例のＭＯＳ型半導体装置の場合（実線１５）の方が、
従来例のＭＯＳ型半導体装置の場合（実線１６）に比べ
しきい値電圧Ｖｔのシフトが少なく非常に優れているこ
とがわかる。
このように、ゲートの側壁膜６，７を窒化シリコン膜と
酸化シリコン膜との２層膜とすることにより、ゲート長
がサブミクロン以下におけるホットエレクトロンによる
ＭＯＳトランジスタ特性の劣化を防止することができる
。
酸化シリコン膜との２層膜とすることにより、ゲート長
がサブミクロン以下におけるホットエレクトロンによる
ＭＯＳトランジスタ特性の劣化を防止することができる
。
なお、この実施例ではＮチャネルＭＯＳトランジスタの
場合について述べたが、ＰチャネルＭＯＳトランジスタ
でもよいことは言うまでもない。
場合について述べたが、ＰチャネルＭＯＳトランジスタ
でもよいことは言うまでもない。
１
以上のようにこの発明によれば、ゲート構造の側面に、
窒化シリコン膜よりなる第１の側壁膜と、この第１の側
壁膜の外側に酸化シリコン膜よりなる第２の側壁膜との
２層の側壁膜を形成することにより、ドレイン部の電界
を緩和することができ、ホットエレクトロン効果が著し
く抑制され、ゲート長がサブミクロン以下におけるホッ
トエレクトロンによるＭＯＳ）ランリスタ特性の劣化を
防止することが可能となり、ＭＯＳ型半導体装置の信顛
性を向上させることが可能となる。
窒化シリコン膜よりなる第１の側壁膜と、この第１の側
壁膜の外側に酸化シリコン膜よりなる第２の側壁膜との
２層の側壁膜を形成することにより、ドレイン部の電界
を緩和することができ、ホットエレクトロン効果が著し
く抑制され、ゲート長がサブミクロン以下におけるホッ
トエレクトロンによるＭＯＳ）ランリスタ特性の劣化を
防止することが可能となり、ＭＯＳ型半導体装置の信顛
性を向上させることが可能となる。
第１図はこの発明の一実施例のＭＯＳ型半導体装置の断
面図、第２図はこの発明によるＭＯＳ型半導体装置の製
造方法の一実施例を説明するための工程断面図、第３図
は実施例および従来例のＭＯＳ型半導体装置のストレス
時間としきい値電圧Ｖｔシフト量の関係を示す図、第４
図は従来例のＭＯＳ型半導体装置の断面図であ・る。 １・・・Ｐ型シリコン基板、２．３・・・第１の領域、
４・・・ゲート絶縁膜、５・・・ゲート電極、６・・・
第１の２ 側壁膜、 ７・・・第２の側壁膜、 ８゜ ９・・・第２の領域 ・−Ｐ−梨シリつ７１１反 −・−茅１の４恥へ 一／７゛−ト剤シ１田罠 一−−ゲ゛−トｑ林ケ ・−第１の狽１児１夾 −Ｎ〜２のイリＩＰへ１覧り５ぎ ・−年２の々卯へ 第 ２ 図 特開平３ ２７６７２９ （５）
面図、第２図はこの発明によるＭＯＳ型半導体装置の製
造方法の一実施例を説明するための工程断面図、第３図
は実施例および従来例のＭＯＳ型半導体装置のストレス
時間としきい値電圧Ｖｔシフト量の関係を示す図、第４
図は従来例のＭＯＳ型半導体装置の断面図であ・る。 １・・・Ｐ型シリコン基板、２．３・・・第１の領域、
４・・・ゲート絶縁膜、５・・・ゲート電極、６・・・
第１の２ 側壁膜、 ７・・・第２の側壁膜、 ８゜ ９・・・第２の領域 ・−Ｐ−梨シリつ７１１反 −・−茅１の４恥へ 一／７゛−ト剤シ１田罠 一−−ゲ゛−トｑ林ケ ・−第１の狽１児１夾 −Ｎ〜２のイリＩＰへ１覧り５ぎ ・−年２の々卯へ 第 ２ 図 特開平３ ２７６７２９ （５）
Claims (4)
- （１）一導電型半導体基板中に設けられたソース領域お
よびドレイン領域に挟まれたチャネル領域上に酸化シリ
コン膜よりなるゲート絶縁膜を形成し、このゲート絶縁
膜上にゲート電極を形成したゲート構造を有するＭＯＳ
型半導体装置において、前記ゲート構造の側面に窒化シ
リコン膜よりなる第１の側壁膜と、この第１の側壁膜の
外側に酸化シリコン膜よりなる第２の側壁膜との２層の
側壁膜を備えたことを特徴とするＭＯＳ型半導体装置。 - （２）ソース領域およびドレイン領域は、チャネル領域
の端部に直接接する第１の領域と、前記チャネル領域か
ら離れた位置にあって、前記第１の領域に接し不純物濃
度が前記第１の領域よりも高い第２の領域とで構成され
た請求項（１）記載のＭＯＳ型半導体装置。 - （３）一導電型半導体基板中に設けられたソース領域お
よびドレイン領域に挟まれたチャネル領域上に酸化シリ
コン膜よりなるゲート絶縁膜を形成し、このゲート絶縁
膜上にゲート電極を形成したゲート構造を有するＭＯＳ
型半導体装置の製造方法において、 一導電型半導体基板上に酸化シリコン膜よりなるゲート
絶縁膜とこのゲート絶縁膜上のゲート電極とでゲート構
造を形成する工程と、 前記半導体基板領域にソース領域およびドレイン領域を
形成する工程と、 前記ゲート構造の側面に窒化シリコン膜よりなる第１の
側壁膜とこの第１の側壁膜の外側に酸化シリコン膜より
なる第２の側壁膜との２層の側壁膜を形成する工程とを
含むＭＯＳ型半導体装置の製造方法。 - （４）ソース領域およびドレイン領域が、チャネル領域
の端部に接し、不純物濃度の低い第１の領域と、前記チ
ャネル領域から離れた位置にあって前記第１の領域に接
し、不純物濃度が前記第１の領域よりも高い第２の領域
とで形成される請求項（３）記載のＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765090A JPH03276729A (ja) | 1990-03-27 | 1990-03-27 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7765090A JPH03276729A (ja) | 1990-03-27 | 1990-03-27 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276729A true JPH03276729A (ja) | 1991-12-06 |
Family
ID=13639770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7765090A Pending JPH03276729A (ja) | 1990-03-27 | 1990-03-27 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641698A (en) * | 1994-11-07 | 1997-06-24 | United Microelectronics Corporation | Method of fabricating FET device with double spacer |
| CN1132228C (zh) * | 1997-04-10 | 2003-12-24 | 株式会社日立制作所 | 半导体集成电路装置及其制造方法 |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-03-27 JP JP7765090A patent/JPH03276729A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641698A (en) * | 1994-11-07 | 1997-06-24 | United Microelectronics Corporation | Method of fabricating FET device with double spacer |
| CN1132228C (zh) * | 1997-04-10 | 2003-12-24 | 株式会社日立制作所 | 半导体集成电路装置及其制造方法 |
| US6743673B2 (en) | 1997-04-10 | 2004-06-01 | Hitachi, Ltd. | Semiconductor integrated circuitry and method for manufacturing the circuitry |
| US7081649B2 (en) | 1997-04-10 | 2006-07-25 | Hitachi, Ltd. | Semiconductor integrated circuitry and method for manufacturing the circuitry |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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