JPS594067A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS594067A JPS594067A JP57113135A JP11313582A JPS594067A JP S594067 A JPS594067 A JP S594067A JP 57113135 A JP57113135 A JP 57113135A JP 11313582 A JP11313582 A JP 11313582A JP S594067 A JPS594067 A JP S594067A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- gate
- type
- poly
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 abstract 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 50
- 239000010408 film Substances 0.000 description 36
- 238000009792 diffusion process Methods 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 11
- 238000000059 patterning Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013039 cover film Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置、詳しくは相補形ＭＯ５トランジス
タのゲートとしてＰ形の多結晶シリコン（ポリシリコン
）、ＮチャネルＭＯ３ｌ−ランジスタのゲートとしてＮ
形のポリシリコンを使用する半導体装置に関する。
タのゲートとしてＰ形の多結晶シリコン（ポリシリコン
）、ＮチャネルＭＯ３ｌ−ランジスタのゲートとしてＮ
形のポリシリコンを使用する半導体装置に関する。
（２）技術の背景
（１）
ＣＭＯ３ＩＣは高密度集積化に適し、また低電力消費の
半導体装置として広く使用されている。
半導体装置として広く使用されている。
第１図は従来のＣＭＯ３ＩＣの構造を示す要部断面図で
、同図を参照するとそれはＮ形半導体基板１上にＰチャ
ネルＭＯ５）ランジスタとＮチャネルＭＯ５）ランジス
タを形成した構造をもつ。なお同図において、２はＰ膨
拡散層（Ｐウェル）、３はＰ形チャネルカット拡散層、
４はＮ＋ソース・ドレイン拡散層、５はＮ形チャネルカ
ット拡散層、６はＰ形ソース・ドレイン拡散層、７はＮ
形ゲートポリシリコン、８は素子分離酸化膜（フィール
ド酸化膜）、９は一ゲート酸化膜である。
、同図を参照するとそれはＮ形半導体基板１上にＰチャ
ネルＭＯ５）ランジスタとＮチャネルＭＯ５）ランジス
タを形成した構造をもつ。なお同図において、２はＰ膨
拡散層（Ｐウェル）、３はＰ形チャネルカット拡散層、
４はＮ＋ソース・ドレイン拡散層、５はＮ形チャネルカ
ット拡散層、６はＰ形ソース・ドレイン拡散層、７はＮ
形ゲートポリシリコン、８は素子分離酸化膜（フィール
ド酸化膜）、９は一ゲート酸化膜である。
ところで現在の半導体装置の高密度化への傾向の中で、
上記ＣＭＯ３ＩＣはＰチャネル間Ｓトランジスタの構造
上の限界に到達しつつある。このような状況においてＣ
ＭＯ５ＩＣの集積度をさらに向上させるにはゲート幅の
縮小もしくはコンタクトホールの減少等が必要であるが
、そのためにはゲート幅縮小においての高いパンチスル
ー耐圧およびしきい値電圧の低値確保と同時にコンタク
トホー（２） ルの減少を実現させる配線方法の技術が必要とされる。
上記ＣＭＯ３ＩＣはＰチャネル間Ｓトランジスタの構造
上の限界に到達しつつある。このような状況においてＣ
ＭＯ５ＩＣの集積度をさらに向上させるにはゲート幅の
縮小もしくはコンタクトホールの減少等が必要であるが
、そのためにはゲート幅縮小においての高いパンチスル
ー耐圧およびしきい値電圧の低値確保と同時にコンタク
トホー（２） ルの減少を実現させる配線方法の技術が必要とされる。
（３）従来技術と問題点
第２図は従来技術におけるＣＭＯ５ＩＣの製造工程を説
明するための半導体装置要部の断面図である。なお各工
程に付された括弧でくくられた番号は、明細書の他の部
分において参照された場合、すべて同一の内容を表すも
のとする。
明するための半導体装置要部の断面図である。なお各工
程に付された括弧でくくられた番号は、明細書の他の部
分において参照された場合、すべて同一の内容を表すも
のとする。
同図を参照すると、
（１）例えばＮ形シリコン半導体基板２１全面に酸化膜
（５ｉ０２） ２２を形成し、次いで、（２）窒化膜（
Ｓｉ３Ｎｑ ） ２３を例えば化学気相成長（にＶＤ）
法で成長させた後、 （３）この窒化膜２３をパターニングして素子分離領域
（フィールド部分）を窓開けする。次いでＮチャネルＭ
Ｏ５ｌ−ランジスタ形成用のＰウェルを形成するため、 （４）レジスト膜２４をパターニングした後、（５）硼
素（Ｂ）をイオン注入法により注入する（同図（ａ））
。次いで、 （３） （６）上記レジスト膜２４を除去し、 （７）窒素（Ｎ２）雰囲気中１２００’ｃの温度で熱処
理を行いＰ膨拡散層２５を形成する。次にＮチャネルＭ
Ｏ５）ランジスタのチャネルカット層２７を形成するた
め、 （８）レジスｈＨｚ４ａのパターニングを行い、（９）
硼素をイオン注入法により注入する（同図（ｂ））。同
様にしてＰチャネルＭＯ５ｌ−ランジスタのチャネルカ
ット層２６を形成するため、（１０）上記レジスト膜２
４ａを除去した後、（１１）該チャネルカット層２６形
成用のレジスト膜（図示せず）のパターニングを行い、
次いで、（１２）燐（Ｐ＋）をイオン注入法により注入
し、次に、 （１３）前記レジスト膜を除去した後、（１４）フィー
ルド酸化を行う（同図（Ｃ））。次に、（１５）窒化膜
２３および酸化膜２２を除去した後、（１６）ゲート酸
化および （１７）ポリシリコン成長を行い、次いで、（１８）ポ
リシリコンド−ピングによりＮ形ポリ（４） シリコンを形成した後、 （１９）上記（１６）の工程で形成された酸化膜（Ｓｉ
０２ ）およびＮ形ポリシリコンをパターニングしてゲ
ート酸化膜２２ｂおよびポリシリコンゲート２Ｂを形成
する（同図（ｄ））。次に、（２０）Ｎチャネルトラン
ジスタの１形ソース・ドレイン拡散用のパターニングを
行なった後、（２１）砒素（＾Ｓ ）をイオン注入法に
よりドーピングし、次いで、 （２２） 上記（２０）で形成されたレジスト膜を除去
し・ （２３）同様にＰチャネルトランジスタのＰ型ソース・
ドレイン拡散用のパターニング、さらに、（２４）硼素
（Ｂ＋）のドーピングを行い、（２５）レジスト膜を除
去して第１図に示す如きＣＭＯ５構造を形成する。この
後は、 （２６）全面酸化、次いで、 （２７）燐シリケートガラス（ＰＳＧ）膜の成長を行な
った後、 （２８）コンタクトホールのパターニング、（５） （２９）配線用アルミニウム（八β）の６着、（３０）
当該アルミニウムのパターニングを行い、最後に、 （３１） ＰＳＧカバー膜を成長、次いで、（３２）ボ
ンディングバソドのパターニングを行なってＣＭＯ３を
完成する。
（５ｉ０２） ２２を形成し、次いで、（２）窒化膜（
Ｓｉ３Ｎｑ ） ２３を例えば化学気相成長（にＶＤ）
法で成長させた後、 （３）この窒化膜２３をパターニングして素子分離領域
（フィールド部分）を窓開けする。次いでＮチャネルＭ
Ｏ５ｌ−ランジスタ形成用のＰウェルを形成するため、 （４）レジスト膜２４をパターニングした後、（５）硼
素（Ｂ）をイオン注入法により注入する（同図（ａ））
。次いで、 （３） （６）上記レジスト膜２４を除去し、 （７）窒素（Ｎ２）雰囲気中１２００’ｃの温度で熱処
理を行いＰ膨拡散層２５を形成する。次にＮチャネルＭ
Ｏ５）ランジスタのチャネルカット層２７を形成するた
め、 （８）レジスｈＨｚ４ａのパターニングを行い、（９）
硼素をイオン注入法により注入する（同図（ｂ））。同
様にしてＰチャネルＭＯ５ｌ−ランジスタのチャネルカ
ット層２６を形成するため、（１０）上記レジスト膜２
４ａを除去した後、（１１）該チャネルカット層２６形
成用のレジスト膜（図示せず）のパターニングを行い、
次いで、（１２）燐（Ｐ＋）をイオン注入法により注入
し、次に、 （１３）前記レジスト膜を除去した後、（１４）フィー
ルド酸化を行う（同図（Ｃ））。次に、（１５）窒化膜
２３および酸化膜２２を除去した後、（１６）ゲート酸
化および （１７）ポリシリコン成長を行い、次いで、（１８）ポ
リシリコンド−ピングによりＮ形ポリ（４） シリコンを形成した後、 （１９）上記（１６）の工程で形成された酸化膜（Ｓｉ
０２ ）およびＮ形ポリシリコンをパターニングしてゲ
ート酸化膜２２ｂおよびポリシリコンゲート２Ｂを形成
する（同図（ｄ））。次に、（２０）Ｎチャネルトラン
ジスタの１形ソース・ドレイン拡散用のパターニングを
行なった後、（２１）砒素（＾Ｓ ）をイオン注入法に
よりドーピングし、次いで、 （２２） 上記（２０）で形成されたレジスト膜を除去
し・ （２３）同様にＰチャネルトランジスタのＰ型ソース・
ドレイン拡散用のパターニング、さらに、（２４）硼素
（Ｂ＋）のドーピングを行い、（２５）レジスト膜を除
去して第１図に示す如きＣＭＯ５構造を形成する。この
後は、 （２６）全面酸化、次いで、 （２７）燐シリケートガラス（ＰＳＧ）膜の成長を行な
った後、 （２８）コンタクトホールのパターニング、（５） （２９）配線用アルミニウム（八β）の６着、（３０）
当該アルミニウムのパターニングを行い、最後に、 （３１） ＰＳＧカバー膜を成長、次いで、（３２）ボ
ンディングバソドのパターニングを行なってＣＭＯ３を
完成する。
ところで、従来のＣＭＯ３ＩＣは上述した如く、ＭＯＳ
）ランジスタの型がＮチャネル、Ｐチャネルにかかわ
らずポリシリコンゲートにＮ形ポリシリコンを使用して
いる。
）ランジスタの型がＮチャネル、Ｐチャネルにかかわ
らずポリシリコンゲートにＮ形ポリシリコンを使用して
いる。
第３図は上記Ｎ形ポリシリコンのゲートコンタクトを示
すＣＭＯ５要部の断面図で、同図において３１は半導体
基板、３２はフィールド酸化膜（ＳｉＯｚ）、３３はＮ
形ポリシリコン、３４は酸化膜（Ｓｉ０２．） 、３５
はＰＳＧ膜、３６はＰＳＧカバー膜、３７はアルミニウ
ム電極を示す。
すＣＭＯ５要部の断面図で、同図において３１は半導体
基板、３２はフィールド酸化膜（ＳｉＯｚ）、３３はＮ
形ポリシリコン、３４は酸化膜（Ｓｉ０２．） 、３５
はＰＳＧ膜、３６はＰＳＧカバー膜、３７はアルミニウ
ム電極を示す。
上記Ｎ形ポリシリコンのみを用いる方法は、配線設計が
容易であり、またコンタクトホールの数が少なく、集積
化に有利である利点をもつが、ＰチャネルＭＯ５）ラン
ジスタの基板表面不純物濃（６） 度を十分大きくすることができず、当該ＰチャネルＭＯ
３ｌ−ランジスタの微細化において、パンチスルー耐圧
の低下、しきい値電圧の上昇防止が困難であることから
、ＣＭＯ３ＩＣの高密度化に適しない問題点をもつ。
容易であり、またコンタクトホールの数が少なく、集積
化に有利である利点をもつが、ＰチャネルＭＯ５）ラン
ジスタの基板表面不純物濃（６） 度を十分大きくすることができず、当該ＰチャネルＭＯ
３ｌ−ランジスタの微細化において、パンチスルー耐圧
の低下、しきい値電圧の上昇防止が困難であることから
、ＣＭＯ３ＩＣの高密度化に適しない問題点をもつ。
一方、従来の他の方法として、ＮチャネルＭＯＳトラン
ジスタにはＮ形ポリシリコンゲートを、またＰチャネル
ＭＯＳトランジスタにはＰ形ポリシリコンゲートを使用
してＣＭＯ５を形成する方法もあるが、かかる方法にお
いては、ＮチャネルＭＯＳトランジスタとＰチャネル問
Ｓトランジスタを対として使用する場合、異なる形のポ
リシリコンの結線をアルミニウム配線によって行わなけ
ればならないため、配線設計の複雑化の問題および上記
結線のために多くのコンタクトホールが必要となり集積
化を妨げる問題点がある。
ジスタにはＮ形ポリシリコンゲートを、またＰチャネル
ＭＯＳトランジスタにはＰ形ポリシリコンゲートを使用
してＣＭＯ５を形成する方法もあるが、かかる方法にお
いては、ＮチャネルＭＯＳトランジスタとＰチャネル問
Ｓトランジスタを対として使用する場合、異なる形のポ
リシリコンの結線をアルミニウム配線によって行わなけ
ればならないため、配線設計の複雑化の問題および上記
結線のために多くのコンタクトホールが必要となり集積
化を妨げる問題点がある。
（４）発明の目的
本発明は上記従来の問題点に鑑み、ＣＭＯ５ＩＣにおけ
るＰチャネルＭＯ５）ランジスタの微細化と同時に当該
トランジスタの高耐圧化、しきい値電（７） 圧の低値確保およびコンタクトホールの減少が可能な半
導体装置の提供を目的とする。
るＰチャネルＭＯ５）ランジスタの微細化と同時に当該
トランジスタの高耐圧化、しきい値電（７） 圧の低値確保およびコンタクトホールの減少が可能な半
導体装置の提供を目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、ＰチャネルＭＯＳト
ランジスタのポリシリコンゲートにＰ形ポリシリコンを
使用することにより、半導体基板表面の不純物濃度を同
一しきい値電圧においてＮ形ポリシリコンの場合より大
きくできる事実に基づいて、ＮチャネルＭＯ５）ランジ
スタにはＮ形ポリシリコン、ＰチャネルＭＯ３）ランジ
スタにはＰ形ポリシリコンをゲートとして使用すること
により、ＰチャネルＭＯ３）ランジスタのゲート幅縮小
に伴うソース・ドレイン間のバンチスルー電圧の高耐圧
化およびしきい値電圧の低値確保を計り、またＮ形とポ
リシリコンとＰ形ポリシリコンとを半導体装置の活性化
領域およびその近傍領域以外の部分のポリシリコンをシ
ワサイト′化することにより電気的に接続し、当該結合
部分をもって電極コンタクト領域とすることによりコン
タクトボールの減少を計ることを特徴とする半導体装置
を提（８） 供することによって達成される。
ランジスタのポリシリコンゲートにＰ形ポリシリコンを
使用することにより、半導体基板表面の不純物濃度を同
一しきい値電圧においてＮ形ポリシリコンの場合より大
きくできる事実に基づいて、ＮチャネルＭＯ５）ランジ
スタにはＮ形ポリシリコン、ＰチャネルＭＯ３）ランジ
スタにはＰ形ポリシリコンをゲートとして使用すること
により、ＰチャネルＭＯ３）ランジスタのゲート幅縮小
に伴うソース・ドレイン間のバンチスルー電圧の高耐圧
化およびしきい値電圧の低値確保を計り、またＮ形とポ
リシリコンとＰ形ポリシリコンとを半導体装置の活性化
領域およびその近傍領域以外の部分のポリシリコンをシ
ワサイト′化することにより電気的に接続し、当該結合
部分をもって電極コンタクト領域とすることによりコン
タクトボールの減少を計ることを特徴とする半導体装置
を提（８） 供することによって達成される。
（６）発明の実施例
以下本発明の実施例を図面によって詳述する。
第４図は本発明の詳細な説明するための半導体装置要部
の平面図（ａｌおよび断面図（ｂｌで、断面図（ｂ）は
平面図（ａ）のＶ−Ｖ線に沿った切断面を示す。
の平面図（ａｌおよび断面図（ｂｌで、断面図（ｂ）は
平面図（ａ）のＶ−Ｖ線に沿った切断面を示す。
同図（ａ）を参照すると、ＮチャネルＭＯ５）ランジス
タＴｎには従来通りＮ形ポリシリコン４３ｎを使用し、
一方ＰチャネルＭＯ５ｌ−ランジスタＴρにはＰ形ポリ
シリコン４３ρを使用し、この両者を活性化領域４４ｎ
および４４ｐから離れた部分のポリシリコンをシリサイ
ド化することにより電気的に結合する。なお同図におい
て４１はＮ形半導体基板、４２はＰウェル、４６はコン
タクトホール、４５はシリサイド化された部分を示す。
タＴｎには従来通りＮ形ポリシリコン４３ｎを使用し、
一方ＰチャネルＭＯ５ｌ−ランジスタＴρにはＰ形ポリ
シリコン４３ρを使用し、この両者を活性化領域４４ｎ
および４４ｐから離れた部分のポリシリコンをシリサイ
ド化することにより電気的に結合する。なお同図におい
て４１はＮ形半導体基板、４２はＰウェル、４６はコン
タクトホール、４５はシリサイド化された部分を示す。
次に同図ら）を参照して本発明の半導体装置の製造工程
を説明する。なお本発明に係わる工程の番号には前記従
来工程に付した番号にダンシュをつけて示す。
を説明する。なお本発明に係わる工程の番号には前記従
来工程に付した番号にダンシュをつけて示す。
先ず、従来技術で示した（１）から（１７）と同じ（９
） 工程で、フィールド酸化膜４７、チャネルカット拡散層
５０ｎ 、５０ｐ 、、、Ｐウェル４２を形成した後、
ゲート酸化、次いでポリシリコン成長（図示せず）を行
う。次に、 （１Ｂ’）ポリシリコンのパターニング、次いで、（１
９′）従来技術において（２ｏ）で示される工程のパタ
ーニングを行なった後、 （２０”）同様に（２Ｉ）で示す工程を行いＮ＋形ソー
ス・ドレイン拡散層４９ｎおよびＮ形ポリシリコン４．
３ｎを形成する。次いで、 （２１’）上記パターニングに用いたレジスト膜を除去
し、 （２２′）の工程は（２３）の工程、 （２３’）の工程は（２４）の工程を行なってＰ形ポリ
シリコン４３ｐおよびＰ ソース・ドレイン拡散層４９
ｐを形成する。次いで、 （２４′）の工程として（２５）で示すレジスト除去を
行い、 （２５′）の工程として（２６）の工程を行う。次に、 （１０） （２６′）ポリシリコン４３ｎ 、４３ｐを酸化して５
００〜１５００人の酸化膜（５ｔ（ｈ ） ４Ｂを成長
させた後、 （２７′）上記酸化膜４８のうち活性化領域以外の部分
（図中４５で示す部分）を除去し、次いで、（２８′）
白金（Ｐｔ）をスパッタリングにより酸化膜４８および
上記４５で示すポリシリコン上に付着させた後、 （２９’）窒素雰囲気中５００ ℃で熱処理する。がか
る熱処理によって４５で示す部分にシリサイドが形成さ
れる。次いで、 （３０′）王水（硝酸＋塩＃）によるエツチングを行い
酸化膜４８上の白金を除去する。以下は、従来技術の（
２７）から（３２）に示す工程に従いＣＭＯ５ＩＣを完
成する。なお同図（ｂｌにおいて５１．５２はＰＳＧ膜
、５３はｉ電極、またＴｎＸＴｐはそれぞれＮチャネル
ＭＯ３）ランジスタおよびＰチャネルＭＯ３）ランジス
タを示す。
） 工程で、フィールド酸化膜４７、チャネルカット拡散層
５０ｎ 、５０ｐ 、、、Ｐウェル４２を形成した後、
ゲート酸化、次いでポリシリコン成長（図示せず）を行
う。次に、 （１Ｂ’）ポリシリコンのパターニング、次いで、（１
９′）従来技術において（２ｏ）で示される工程のパタ
ーニングを行なった後、 （２０”）同様に（２Ｉ）で示す工程を行いＮ＋形ソー
ス・ドレイン拡散層４９ｎおよびＮ形ポリシリコン４．
３ｎを形成する。次いで、 （２１’）上記パターニングに用いたレジスト膜を除去
し、 （２２′）の工程は（２３）の工程、 （２３’）の工程は（２４）の工程を行なってＰ形ポリ
シリコン４３ｐおよびＰ ソース・ドレイン拡散層４９
ｐを形成する。次いで、 （２４′）の工程として（２５）で示すレジスト除去を
行い、 （２５′）の工程として（２６）の工程を行う。次に、 （１０） （２６′）ポリシリコン４３ｎ 、４３ｐを酸化して５
００〜１５００人の酸化膜（５ｔ（ｈ ） ４Ｂを成長
させた後、 （２７′）上記酸化膜４８のうち活性化領域以外の部分
（図中４５で示す部分）を除去し、次いで、（２８′）
白金（Ｐｔ）をスパッタリングにより酸化膜４８および
上記４５で示すポリシリコン上に付着させた後、 （２９’）窒素雰囲気中５００ ℃で熱処理する。がか
る熱処理によって４５で示す部分にシリサイドが形成さ
れる。次いで、 （３０′）王水（硝酸＋塩＃）によるエツチングを行い
酸化膜４８上の白金を除去する。以下は、従来技術の（
２７）から（３２）に示す工程に従いＣＭＯ５ＩＣを完
成する。なお同図（ｂｌにおいて５１．５２はＰＳＧ膜
、５３はｉ電極、またＴｎＸＴｐはそれぞれＮチャネル
ＭＯ３）ランジスタおよびＰチャネルＭＯ３）ランジス
タを示す。
ところで、上述した如くＰチャネルＭＯＳトランジスタ
にＰ形ポリシリコンを使用すると、同一（１１） しきい値電圧ｖｔｈに対してＮ形ポリシリコンを使用し
た場合よりも表面不純物濃度を大きくすることが−でき
る。この濃度増大の値は、ポリシリコンゲートとＮ形半
導体基板の仕事関数の差であるφｍｓにおけるポリシリ
コンのＮ形の場合とＰ形の場合の値の差の程度で、Ｐ形
ポリシリコンの場合Ｎ形の場合に比べて濃度を１桁程度
大になしうろことが知られている。なお、Ｎ形ポリシリ
コンゲートの場合の表面濃度はｌＸ１０ｃｍ である
。
にＰ形ポリシリコンを使用すると、同一（１１） しきい値電圧ｖｔｈに対してＮ形ポリシリコンを使用し
た場合よりも表面不純物濃度を大きくすることが−でき
る。この濃度増大の値は、ポリシリコンゲートとＮ形半
導体基板の仕事関数の差であるφｍｓにおけるポリシリ
コンのＮ形の場合とＰ形の場合の値の差の程度で、Ｐ形
ポリシリコンの場合Ｎ形の場合に比べて濃度を１桁程度
大になしうろことが知られている。なお、Ｎ形ポリシリ
コンゲートの場合の表面濃度はｌＸ１０ｃｍ である
。
かかるＰチャネルＭＯ３Ｉ−ランジスタの表面不純物濃
度の増加は、ゲート幅の縮小のとき問題となるソース・
ドレイン間のパンチスルー耐圧向上に有効であり、例え
ばゲート幅が２ないし２．５μｍのＰチャネルＭＯ３）
ランジスタにおいて、Ｎ形ポリシリコンゲートの場合、
Ｖｔｈ −−１，ＯＶにおいてバンチスルー耐圧がＩＯ
ｖであったものが、Ｐ形ポリシリコンゲートの場合同一
のｖｔｈにおいて１５Ｖに向上することが確認された。
度の増加は、ゲート幅の縮小のとき問題となるソース・
ドレイン間のパンチスルー耐圧向上に有効であり、例え
ばゲート幅が２ないし２．５μｍのＰチャネルＭＯ３）
ランジスタにおいて、Ｎ形ポリシリコンゲートの場合、
Ｖｔｈ −−１，ＯＶにおいてバンチスルー耐圧がＩＯ
ｖであったものが、Ｐ形ポリシリコンゲートの場合同一
のｖｔｈにおいて１５Ｖに向上することが確認された。
従って、ゲート幅をさらに狭くしても従来のパンチスル
ー耐圧１０Ｖを実現することができる。
ー耐圧１０Ｖを実現することができる。
（１２）
一方、半導体装置の低消費電力、低電圧動作の面から、
しきい値電圧ｖｔｈは上記表面不純物濃度上昇において
も低い値に保つことが重要であるが、本発明においては
容易にこれが達成できる。
しきい値電圧ｖｔｈは上記表面不純物濃度上昇において
も低い値に保つことが重要であるが、本発明においては
容易にこれが達成できる。
実際のＭＯＳ ｌ−ランジスタのしきい値電圧ｖｔｈは
近似的に次式 ％式％） で表される。なお上記■においてφｆはフェルミレベル
とｔ正帯の中間レベル（イントリンシックレベル）との
間のエネルギー幅、Ｑｓｓは表面準位による電荷、φｍ
ｓは前述したゲート金属と基板の仕事関数の差、Ｇｏは
ゲート酸化膜の容量、Ｎｄは不純物濃度、ｑは電子の電
荷、ｃｏｓｃｓｉはそれぞれ真空誘電率および基板の比
誘電率である。
近似的に次式 ％式％） で表される。なお上記■においてφｆはフェルミレベル
とｔ正帯の中間レベル（イントリンシックレベル）との
間のエネルギー幅、Ｑｓｓは表面準位による電荷、φｍ
ｓは前述したゲート金属と基板の仕事関数の差、Ｇｏは
ゲート酸化膜の容量、Ｎｄは不純物濃度、ｑは電子の電
荷、ｃｏｓｃｓｉはそれぞれ真空誘電率および基板の比
誘電率である。
ここで０式、によれば、表面不純物濃度Ｎｄの増加によ
るｖｔｈへの影響を、ゲート容量ＣＯを大きくするか、
もしくはゲート金属の選択によりφｍｓを小さくするこ
とによって打ち消すことができる。
るｖｔｈへの影響を、ゲート容量ＣＯを大きくするか、
もしくはゲート金属の選択によりφｍｓを小さくするこ
とによって打ち消すことができる。
φｍｓの値はゲート金属の種類によって異なり、（１３
） 本発明の如くＰ形シリコンを用いた場合、従来のＮ形ポ
リシリコンの場合より小さな値となる。従ってＰチャネ
ルＭＯ５）ランジスタにＰ形ポリシリコンを使用するこ
とはバンチスルーの高耐圧化と同時にしきい値電圧の低
値確保にも有効である。
） 本発明の如くＰ形シリコンを用いた場合、従来のＮ形ポ
リシリコンの場合より小さな値となる。従ってＰチャネ
ルＭＯ５）ランジスタにＰ形ポリシリコンを使用するこ
とはバンチスルーの高耐圧化と同時にしきい値電圧の低
値確保にも有効である。
なおＣｏの増加はゲート酸化膜を薄くすることによって
達成される。
達成される。
一方、電極コンタクトは従来技術のようにＰ形ポリシリ
コンとＮ形ポリシリコンをアルミニウムで配線接続を行
うことなく、第４図（ｂｌに示す如く、シリサイド化さ
れた部分４５を介して行われるため、コンタクトホール
を増加させることがなく、配線設計が容易となる。
コンとＮ形ポリシリコンをアルミニウムで配線接続を行
うことなく、第４図（ｂｌに示す如く、シリサイド化さ
れた部分４５を介して行われるため、コンタクトホール
を増加させることがなく、配線設計が容易となる。
また本発明は第５図に矢印６５で示すバリッドコンタク
ト（ポリシリコンロ３と基板６１を直接接続する）の使
用をも容易にする効果がある。すなわち従来はＮ形ポリ
シリコンのみを使用していたため、ＰチャネルＭＯＳト
ランジスタにおいては基板とポリシリコン間にＰ−Ｎ接
合が形成されるため、バリッドコンタクトはＮチャネル
ＭＯ３）ランジス（１４） 夕のみにしか使用することができなかったが、本発明で
はこの問題が生じない。なお同図において、６２はフィ
ールド酸化膜、６２ａはゲート酸化膜、６３はＰ形ポリ
シリコンゲート、６４ｐはＰチャネルソース・ドレイン
拡散層である。またチャネルカット拡散層、Ｎ形ポリシ
リコンゲート、Ｐウェル等は省略する。
ト（ポリシリコンロ３と基板６１を直接接続する）の使
用をも容易にする効果がある。すなわち従来はＮ形ポリ
シリコンのみを使用していたため、ＰチャネルＭＯＳト
ランジスタにおいては基板とポリシリコン間にＰ−Ｎ接
合が形成されるため、バリッドコンタクトはＮチャネル
ＭＯ３）ランジス（１４） 夕のみにしか使用することができなかったが、本発明で
はこの問題が生じない。なお同図において、６２はフィ
ールド酸化膜、６２ａはゲート酸化膜、６３はＰ形ポリ
シリコンゲート、６４ｐはＰチャネルソース・ドレイン
拡散層である。またチャネルカット拡散層、Ｎ形ポリシ
リコンゲート、Ｐウェル等は省略する。
（７）発明の効果
以上詳細に説明した如く、本発明によれば、Ｐチャネル
ＭＯＳトランジスタにＰ形ポリシリコン、ＮチャネルＭ
ＯＳトランジスタにＮ形ポリシリコンをゲートとして使
用し、また両者のポリシリコンをシリサイドで電気的に
接続することにより、コンタクトホールの数を減少させ
るとともにＰチャネルＭＯＳトランジスタの微細化がで
き、同時にしきい値電圧の低値確保が達成できるばかり
でなく、バリッドコンタクトの使用をも容易にするため
半導体装置の高密度化および信頼性向上に効果大である
。
ＭＯＳトランジスタにＰ形ポリシリコン、ＮチャネルＭ
ＯＳトランジスタにＮ形ポリシリコンをゲートとして使
用し、また両者のポリシリコンをシリサイドで電気的に
接続することにより、コンタクトホールの数を減少させ
るとともにＰチャネルＭＯＳトランジスタの微細化がで
き、同時にしきい値電圧の低値確保が達成できるばかり
でなく、バリッドコンタクトの使用をも容易にするため
半導体装置の高密度化および信頼性向上に効果大である
。
（１５）
第１図は従来のＣＭＯ５ＩＣの構造を示すその要部断面
図、第２図は従来技術による上記ＣＭＯ５ＩＣの製造工
程を説明するための図、第３図は従来のゲート電極コン
タクトを説明するための半導体装置要部断面図、第４図
は本発明の半導体装置を説明するためのその要部の平面
図（ａ）と断面図ｆｂｌ、第５図は本発明の詳細な説明
するための図である。 １．２１．３１．４１．６１−Ｎ形半導体基板、２．２
５．４２−Ｐウェル、 ３．２７．５０ｎ 、 ６４ｎ ・−Ｎチャネルチャネ
ル拡散層 ５．２６．５０ρ−Ｐチャネル チャネルカット拡散層 ４．４９ｎ 、 ６４ｎ−Ｎチャネル ソース・ドレイン拡散層 ６．４９ｐ 、 ６４ｐ −・Ｐチャネルソース・ドレ
イン拡散層 ７．２８．３３．４３ｎ−Ｎ形ポリシリコンゲート、４
３ｐ 、 ６３−−− Ｐ形ポリシリコンゲート、８．
２２ａ 、 ３２．４７．６２−・フィールド酸化膜、
（１６） ２３・・・窒化膜、２２．３４．４８−酸化膜、３５．
３６．５１．５２−ＰＳＧ膜、３７、−５３−アルミニ
ウム電極、４５−・・シリサイド、４６− コンタクト
ホール （１７）
図、第２図は従来技術による上記ＣＭＯ５ＩＣの製造工
程を説明するための図、第３図は従来のゲート電極コン
タクトを説明するための半導体装置要部断面図、第４図
は本発明の半導体装置を説明するためのその要部の平面
図（ａ）と断面図ｆｂｌ、第５図は本発明の詳細な説明
するための図である。 １．２１．３１．４１．６１−Ｎ形半導体基板、２．２
５．４２−Ｐウェル、 ３．２７．５０ｎ 、 ６４ｎ ・−Ｎチャネルチャネ
ル拡散層 ５．２６．５０ρ−Ｐチャネル チャネルカット拡散層 ４．４９ｎ 、 ６４ｎ−Ｎチャネル ソース・ドレイン拡散層 ６．４９ｐ 、 ６４ｐ −・Ｐチャネルソース・ドレ
イン拡散層 ７．２８．３３．４３ｎ−Ｎ形ポリシリコンゲート、４
３ｐ 、 ６３−−− Ｐ形ポリシリコンゲート、８．
２２ａ 、 ３２．４７．６２−・フィールド酸化膜、
（１６） ２３・・・窒化膜、２２．３４．４８−酸化膜、３５．
３６．５１．５２−ＰＳＧ膜、３７、−５３−アルミニ
ウム電極、４５−・・シリサイド、４６− コンタクト
ホール （１７）
Claims (1)
- ＮチャネルＭＯ３）ランジスタとＰチャネルＭＯ５）ラ
ンジスタとを同一半導体基板に形成した半導体装置にお
いて、ＮチャネルＭＯＳトランジスタのゲートにはＮ形
多結晶シリコン、ＰチャネルＭＯ５）ランジスタのゲー
トにはＰ形多結晶シリコンが使用され、かつ、両ゲート
を結合するシリコンの一部はシリサイド化されたもので
あることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113135A JPS594067A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
| EP83303772A EP0098737A3 (en) | 1982-06-30 | 1983-06-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113135A JPS594067A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594067A true JPS594067A (ja) | 1984-01-10 |
Family
ID=14604433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113135A Pending JPS594067A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0098737A3 (ja) |
| JP (1) | JPS594067A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8303441A (nl) * | 1983-10-07 | 1985-05-01 | Philips Nv | Geintegreerde schakeling met komplementaire veldeffekttransistors. |
| US4710897A (en) * | 1984-04-27 | 1987-12-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device comprising six-transistor memory cells |
| EP0173245B1 (en) * | 1984-08-23 | 1989-03-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a polycrystalline silicon layer |
| US4821085A (en) * | 1985-05-01 | 1989-04-11 | Texas Instruments Incorporated | VLSI local interconnect structure |
| US4890141A (en) * | 1985-05-01 | 1989-12-26 | Texas Instruments Incorporated | CMOS device with both p+ and n+ gates |
| JP2895166B2 (ja) * | 1990-05-31 | 1999-05-24 | キヤノン株式会社 | 半導体装置の製造方法 |
| DE4121051A1 (de) * | 1991-06-26 | 1993-01-07 | Eurosil Electronic Gmbh | Halbleiteranordnung und verfahren zur herstellung |
| DE19734728C1 (de) * | 1997-08-11 | 1999-04-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind, und Verfahren zu deren Herstellung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529105A (en) * | 1978-08-23 | 1980-03-01 | Toshiba Corp | Manufacturing of complementary mos integrated circuit |
| JPS55148441A (en) * | 1979-05-08 | 1980-11-19 | Seiko Epson Corp | Complementary type mos-ic |
| JPS5694773A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Manufacturing method of semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH581904A5 (ja) * | 1974-08-29 | 1976-11-15 | Centre Electron Horloger | |
| IT1110843B (it) * | 1978-02-27 | 1986-01-06 | Rca Corp | Contatto affondato per dispositivi mos di tipo complementare |
-
1982
- 1982-06-30 JP JP57113135A patent/JPS594067A/ja active Pending
-
1983
- 1983-06-29 EP EP83303772A patent/EP0098737A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5529105A (en) * | 1978-08-23 | 1980-03-01 | Toshiba Corp | Manufacturing of complementary mos integrated circuit |
| JPS55148441A (en) * | 1979-05-08 | 1980-11-19 | Seiko Epson Corp | Complementary type mos-ic |
| JPS5694773A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0098737A2 (en) | 1984-01-18 |
| EP0098737A3 (en) | 1985-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5252502A (en) | Method of making MOS VLSI semiconductor device with metal gate | |
| JP2509690B2 (ja) | 半導体装置 | |
| JPS594067A (ja) | 半導体装置 | |
| JPH0697192A (ja) | 半導体装置及びその製造方法 | |
| TW594887B (en) | Process for producing semiconductor device and semiconductor device | |
| JPH05183160A (ja) | 半導体装置及びその製造方法 | |
| JPH021173A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPH01114070A (ja) | 半導体装置の製造方法 | |
| JPH05110003A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| JPS60128668A (ja) | 半導体装置の製造方法 | |
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JP3247498B2 (ja) | 半導体装置の製造方法 | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JP3110313B2 (ja) | 半導体装置の製造方法 | |
| JP2968548B2 (ja) | 半導体装置及びその製造方法 | |
| JP2900686B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH0221648A (ja) | 半導体装置の製造方法 | |
| JP3134778B2 (ja) | 半導体装置の製造方法 | |
| JPH03276729A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP2709714B2 (ja) | 半導体装置およびその製造方法 | |
| JPS59191382A (ja) | 半導体装置の製造方法 | |
| JPH0737994A (ja) | 半導体装置の製造方法 | |
| JPH04127538A (ja) | 半導体装置の製造方法 |