JPH0194666A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- JPH0194666A JPH0194666A JP25068887A JP25068887A JPH0194666A JP H0194666 A JPH0194666 A JP H0194666A JP 25068887 A JP25068887 A JP 25068887A JP 25068887 A JP25068887 A JP 25068887A JP H0194666 A JPH0194666 A JP H0194666A
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- 239000000758 substrate Substances 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＬＤＤ（低濃度ドレイン層）構造を有する
ＭＯＳ ＦＥＴの製造方法に関するものである。
ＭＯＳ ＦＥＴの製造方法に関するものである。
（従来の技術）
第２図は、従来のＬＤＤ構造を有するＭＯＳ ＦＥＴの
製造方法を示す工程断面図であシ、この方法はサイドウ
オールを利用する方法である。
製造方法を示す工程断面図であシ、この方法はサイドウ
オールを利用する方法である。
まず第２図（ａ）に示すように、ｐ型シリコン基板ｌの
表面部に選択的に素子分離用酸化膜２を形成し死後、該
酸化膜２で囲まれた素子領域の基板１表面にｒ−ト酸化
膜３を形成する。
表面部に選択的に素子分離用酸化膜２を形成し死後、該
酸化膜２で囲まれた素子領域の基板１表面にｒ−ト酸化
膜３を形成する。
次に第２図（ｂ）のように、基板ｌ上の全面に燐ηをド
ープし九多結晶Ｓｉまたは金属またはシリサイドなどゲ
ート電極材料層４を形成する。
ープし九多結晶Ｓｉまたは金属またはシリサイドなどゲ
ート電極材料層４を形成する。
次に、公知のホト・エツチングによって第２図（ｃ）に
示すように、ゲート電極となるべき部分以外の層４を除
去し、ゲート電極４ａを形成し、そのゲート電極４ａを
マスクとしてＮ型の不純物５をイオン注入技術によって
１〜２Ｘ１０”ａＲ−”のビーズ量で基板ｌのソース・
ドレインとなる部分にドープする。
示すように、ゲート電極となるべき部分以外の層４を除
去し、ゲート電極４ａを形成し、そのゲート電極４ａを
マスクとしてＮ型の不純物５をイオン注入技術によって
１〜２Ｘ１０”ａＲ−”のビーズ量で基板ｌのソース・
ドレインとなる部分にドープする。
その後、基板１上の全面にＣＶＤ技術によって第２図（
ｄ）に示すように酸化膜６を生成した後、該酸化膜６を
ＲＩＥ（反応性イオンエツチング）によってエツチング
することにより、第２図（ｃ）に示すようにゲート電極
４ａの側壁にのみ酸化膜６をサイドウオール６ａとして
残す。そして、そのサイドウオール６ａとゲート電極４
ａをマスクとしてゲート電極４ａから離してイオン注入
技術によって基板１のソース・ドレインとなるべき部分
にＮ型不純物７を高濃度にドープする。
ｄ）に示すように酸化膜６を生成した後、該酸化膜６を
ＲＩＥ（反応性イオンエツチング）によってエツチング
することにより、第２図（ｃ）に示すようにゲート電極
４ａの側壁にのみ酸化膜６をサイドウオール６ａとして
残す。そして、そのサイドウオール６ａとゲート電極４
ａをマスクとしてゲート電極４ａから離してイオン注入
技術によって基板１のソース・ドレインとなるべき部分
にＮ型不純物７を高濃度にドープする。
その後、ｔｏｏｏ℃前後の温度で熱処理を行う。
すると、Ｎ型不純物５．７が拡散、活性化し、基板ｌ内
には、第２図（ｆ）に示すように、Ｎ型不細物Ｂ −
２ ５によシネ細物濃度１〜２Ｘ１０ ｃｍ の低濃度
ソースΦドレイン層８が、またＮ型不純物５．７により
不純物濃度ＩＸＩＱ ａｔ 以上の高濃度ソース・
ドレイン層９が形成される。
には、第２図（ｆ）に示すように、Ｎ型不細物Ｂ −
２ ５によシネ細物濃度１〜２Ｘ１０ ｃｍ の低濃度
ソースΦドレイン層８が、またＮ型不純物５．７により
不純物濃度ＩＸＩＱ ａｔ 以上の高濃度ソース・
ドレイン層９が形成される。
この後、第２図（ｇ）のように、基板ｌ上の全面にＣＶ
Ｄ法によって、ｐをドープした酸化膜すなわちＰＳＧ膜
１膜上０間絶縁膜として生成する。
Ｄ法によって、ｐをドープした酸化膜すなわちＰＳＧ膜
１膜上０間絶縁膜として生成する。
そして、そのＰＳＧ膜１膜上０−ト酸化膜３に第２図（
ｈ）のように高濃度ソース・ドレイン層９上にて電極取
出し用の穴１１を開け、さらにその穴１１を通してソー
ス・ドレイン層に接続される電極配線１２をＡＩなどで
形成する。
ｈ）のように高濃度ソース・ドレイン層９上にて電極取
出し用の穴１１を開け、さらにその穴１１を通してソー
ス・ドレイン層に接続される電極配線１２をＡＩなどで
形成する。
このようにして製造されたＭＯＳ ＦＥＴの平面図を第
４図（ａ）に、また断面図を同図（ｂ）に示す。
４図（ａ）に、また断面図を同図（ｂ）に示す。
（発明が解決しようとする問題点）
しかしながら、上記のような従来の製造方法では、酸化
膜６の膜厚のバラツキがサイドウオール６ａの幅のバラ
ツキとな９、ＭＯＳ ＦＥＴの性能、特にコンダクタン
スに影響を与える問題点がある。
膜６の膜厚のバラツキがサイドウオール６ａの幅のバラ
ツキとな９、ＭＯＳ ＦＥＴの性能、特にコンダクタン
スに影響を与える問題点がある。
また、サイドウオール６ａｔ−ＲＩＥによって形成する
際、低濃度ソースｅドレインＩ’！８にダメージを与え
、微小リーク電流を発生させるという問題があった。さ
らに、ソース拳ドレインの電極取出し用の穴１１をソー
ス・ドレイン層の領域内に形成する必要があり、ＭＯＳ
ＦＥＴの小型化に障害となっていた。
際、低濃度ソースｅドレインＩ’！８にダメージを与え
、微小リーク電流を発生させるという問題があった。さ
らに、ソース拳ドレインの電極取出し用の穴１１をソー
ス・ドレイン層の領域内に形成する必要があり、ＭＯＳ
ＦＥＴの小型化に障害となっていた。
この発明は、以上述べたサイドウオール幅のバラツキに
よるＭＯＳ ＦＥＴ性能の低下とサイドウオールを形成
する際に用いるＲＩＥのダメージによるＭＯＳ ＦＥＴ
の微小リーク電流を除去し、優れたＬＤＤ構造ＭＯ３Ｆ
ＥＴ ｔ−製造することができ、かつＭＯＳ ＦＥＴの
小型化も可能となるＭＯＳ ＦＥＴの製造方法を提供す
ることを目的とする。
よるＭＯＳ ＦＥＴ性能の低下とサイドウオールを形成
する際に用いるＲＩＥのダメージによるＭＯＳ ＦＥＴ
の微小リーク電流を除去し、優れたＬＤＤ構造ＭＯ３Ｆ
ＥＴ ｔ−製造することができ、かつＭＯＳ ＦＥＴの
小型化も可能となるＭＯＳ ＦＥＴの製造方法を提供す
ることを目的とする。
（問題点を解決するための手段）
この発明では、第１導電型半導体基板の表面部に選択的
に素子分離用絶縁膜を形成した後、素子領域の基板表面
にｒ−ト絶縁膜を形成し、高濃度ソース・ドレイン層領
域部からはゲート絶縁膜を除去し、その後、全面に、第
２導電型不純物をドープした多結晶シリコン層を生成し
た後、該多結晶シリコン層をゲート電極とソース・ドレ
イン引出し部にパターニングし、その際ゲート電極とソ
ース・ドレイン引出し部間は低濃度ソース・ドレイン層
領域部に対応して多結晶シリコン層を除去するようにし
、その除去部を通して基板に第２導電型の不純物をドー
プし、その後熱処理することＫよシ、ソース・ドレイン
引出し部の多結晶シリコン層から不純物を基板に拡散さ
せ基板内に高濃度ソース・ドレイン層を形成すると同時
に、既に基板にドープされた前記不純物によシ低濃度ソ
ース・ドレイン層を基板内に形成する。
に素子分離用絶縁膜を形成した後、素子領域の基板表面
にｒ−ト絶縁膜を形成し、高濃度ソース・ドレイン層領
域部からはゲート絶縁膜を除去し、その後、全面に、第
２導電型不純物をドープした多結晶シリコン層を生成し
た後、該多結晶シリコン層をゲート電極とソース・ドレ
イン引出し部にパターニングし、その際ゲート電極とソ
ース・ドレイン引出し部間は低濃度ソース・ドレイン層
領域部に対応して多結晶シリコン層を除去するようにし
、その除去部を通して基板に第２導電型の不純物をドー
プし、その後熱処理することＫよシ、ソース・ドレイン
引出し部の多結晶シリコン層から不純物を基板に拡散さ
せ基板内に高濃度ソース・ドレイン層を形成すると同時
に、既に基板にドープされた前記不純物によシ低濃度ソ
ース・ドレイン層を基板内に形成する。
（作 用）
このような方法では、サイドウオールを形成することな
くＬＤＤ構造が形成される。また、ソースψドレイン層
が多結晶シリコンのソース拳ドレイン引出し部によりソ
ース・ドレイン層領域外に引出される。
くＬＤＤ構造が形成される。また、ソースψドレイン層
が多結晶シリコンのソース拳ドレイン引出し部によりソ
ース・ドレイン層領域外に引出される。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
この一実施例はＮチャネルＭＯ８ＦＥＴの場合である。
まず第１図（ａ）に示すように％ｐ型シリコン基板２１
の表面部に選択的に５０００〜６０００Ａ厚の素子分離
用酸化膜２２を形成した後、該酸化１Ｉ２２で囲まれた
素子領域の基板２１表面に１００〜５００人厚のゲート
酸化膜２３を形成する。
の表面部に選択的に５０００〜６０００Ａ厚の素子分離
用酸化膜２２を形成した後、該酸化１Ｉ２２で囲まれた
素子領域の基板２１表面に１００〜５００人厚のゲート
酸化膜２３を形成する。
次に、ゲート酸化膜２３を、第１図（ｂ）のように高濃
度ソース・ドレイン層領域部２４からは公知のホトリソ
・エツチング技術によって除去する。
度ソース・ドレイン層領域部２４からは公知のホトリソ
・エツチング技術によって除去する。
その後、基板２１上の全面に、８ｇ１図（Ｃ）に示すよ
うに、燐を４ Ｘ １０２０ｃｓｔ−”以上ドープした
多結晶シリコン層２５を３０００〜５０００Ａ生成する
。
うに、燐を４ Ｘ １０２０ｃｓｔ−”以上ドープした
多結晶シリコン層２５を３０００〜５０００Ａ生成する
。
そして、その多結晶シリコンｌ１ｉ２５上に第１図（ｄ
）に示すようにレジストパターン２６を形成し。
）に示すようにレジストパターン２６を形成し。
そのレジストパターン２６をマスクとして多結晶シリコ
ン層２５をエツチングすることにより、該多結晶シリコ
ン層２５からなるゲート電極２５１およびソース・ドレ
イン引出し部２５ｂを第１図（ｃ）に示すように形成す
る。この時、ゲート電極２５ａとソース・ドレイン引出
し部２５ｂ間は、基板２１の低濃度ソース・ドレイン層
領域部に対応して多結晶シリコン層２５が除去され、す
き間が形成されるようにする。そのように前記レジスト
ツクターン２６が設定されている。その後、同図に示す
ように、ゲート電極２５ａとソース・ドレイン引出し部
２５ｂ間の多結晶シリコン層除去部を通して、４０〜８
０ｋｅｙのエネルギで、１〜２ＸＩＯ３ＯＮ型不純物２
７（燐または砒素）を基板２１の低濃度ソースやドレイ
ン層形成部分にイオン注入法によ〕ドープする。
ン層２５をエツチングすることにより、該多結晶シリコ
ン層２５からなるゲート電極２５１およびソース・ドレ
イン引出し部２５ｂを第１図（ｃ）に示すように形成す
る。この時、ゲート電極２５ａとソース・ドレイン引出
し部２５ｂ間は、基板２１の低濃度ソース・ドレイン層
領域部に対応して多結晶シリコン層２５が除去され、す
き間が形成されるようにする。そのように前記レジスト
ツクターン２６が設定されている。その後、同図に示す
ように、ゲート電極２５ａとソース・ドレイン引出し部
２５ｂ間の多結晶シリコン層除去部を通して、４０〜８
０ｋｅｙのエネルギで、１〜２ＸＩＯ３ＯＮ型不純物２
７（燐または砒素）を基板２１の低濃度ソースやドレイ
ン層形成部分にイオン注入法によ〕ドープする。
その後、レジストパターン２６を除去した上で。
９００〜１０００℃のＮ２雰囲気中で熱処理する。する
と、第１図＜１）ＶＣ示すように、ソース・ドレイン引
出し部２５ｂの基板２１と接する部分から該引出し部２
５ｂの多結晶シリコン層中の燐が基板２１に拡散し、基
板２１内に高濃度ソース・ドレイン層２Ｂが形成される
。と同時に、前記イオン注入法によシ基板２１内にドー
プしたＮ型不純物２７が拡散、活性化し、基板２１内に
前記高濃度ソース・ドレイン層２８と一体となって低濃
度ソース・ドレイン層２９が形成される。とこで、低濃
度ソース・ドレイン層２９は０．１−０．２門２さに、
また高濃度ソース−ドレイン層２８は０．３〜０．５μ
ｍの深さに形成される。そのような深さになるように熱
処理時間を制御するのである。
と、第１図＜１）ＶＣ示すように、ソース・ドレイン引
出し部２５ｂの基板２１と接する部分から該引出し部２
５ｂの多結晶シリコン層中の燐が基板２１に拡散し、基
板２１内に高濃度ソース・ドレイン層２Ｂが形成される
。と同時に、前記イオン注入法によシ基板２１内にドー
プしたＮ型不純物２７が拡散、活性化し、基板２１内に
前記高濃度ソース・ドレイン層２８と一体となって低濃
度ソース・ドレイン層２９が形成される。とこで、低濃
度ソース・ドレイン層２９は０．１−０．２門２さに、
また高濃度ソース−ドレイン層２８は０．３〜０．５μ
ｍの深さに形成される。そのような深さになるように熱
処理時間を制御するのである。
そして、このようにしてＬＤＤ構造のソース・ドレイン
層を形成したならば、次に第１図（２）に示すように、
ＰＳＧまたはＢＰＳＧの中間絶縁！ｌｌ３０を基板２１
上の全面にＣＶＤ法によって０．６〜１．０１１ｍ生成
し、さらにその膜３００表面平坦化と緻密化のための熱
処理を９００〜１０００℃の温度で行う。そして、この
熱処理後、同図に示すように、ソース会ドレイン層から
の電極を引出すためのコンタクトホール３１を公知のホ
トリンエツチングによって中間絶縁膜３０に開ける。こ
の時、ソースＯドレイン層が燐ドープ多結晶シリコンの
引出し部２５ｂによって引出されているために、コンタ
クトホール３１は、ｒ−計電極２５１Ｌから離れた、ソ
ース・ドレイン層領域外の、引出し部２５ｂ上の任意の
位置で開けることができる。
層を形成したならば、次に第１図（２）に示すように、
ＰＳＧまたはＢＰＳＧの中間絶縁！ｌｌ３０を基板２１
上の全面にＣＶＤ法によって０．６〜１．０１１ｍ生成
し、さらにその膜３００表面平坦化と緻密化のための熱
処理を９００〜１０００℃の温度で行う。そして、この
熱処理後、同図に示すように、ソース会ドレイン層から
の電極を引出すためのコンタクトホール３１を公知のホ
トリンエツチングによって中間絶縁膜３０に開ける。こ
の時、ソースＯドレイン層が燐ドープ多結晶シリコンの
引出し部２５ｂによって引出されているために、コンタ
クトホール３１は、ｒ−計電極２５１Ｌから離れた、ソ
ース・ドレイン層領域外の、引出し部２５ｂ上の任意の
位置で開けることができる。
そして、最後に、電子ビームまたはスパッタ法によシミ
罹用メタル例えばＡＩ −１−０’Ｉｉ Ｓ ｌを０．
７〜１．０μ 厚に生成し、パターニングすることによ
り、第１図（ｈ）に示すように、コンタクトホール３１
を通してソース・ドレイン引出し部２゛５ｂに接続され
る電極配線３２を形成する。
罹用メタル例えばＡＩ −１−０’Ｉｉ Ｓ ｌを０．
７〜１．０μ 厚に生成し、パターニングすることによ
り、第１図（ｈ）に示すように、コンタクトホール３１
を通してソース・ドレイン引出し部２゛５ｂに接続され
る電極配線３２を形成する。
このようにして夷遺されたＭＯＳ ［’ＥＴの平Ｗｉ図
を第３図（ａ）に示す。この図から、このＭＯＳ ＦＥ
Ｔによれば、コンタクトホール３１がゲートを極２５＆
から離れてソース・ドレイン層領域外で開けられている
ことが明らかであシ、その結果として従来の第４図（Ｉ
Ｌ）に比べてＭＯＳ ＦＥＴの面積も小さくなっている
ことも分る。第３図（ｂ）は第３図（ＩＩ）の断面図で
ある。
を第３図（ａ）に示す。この図から、このＭＯＳ ＦＥ
Ｔによれば、コンタクトホール３１がゲートを極２５＆
から離れてソース・ドレイン層領域外で開けられている
ことが明らかであシ、その結果として従来の第４図（Ｉ
Ｌ）に比べてＭＯＳ ＦＥＴの面積も小さくなっている
ことも分る。第３図（ｂ）は第３図（ＩＩ）の断面図で
ある。
なお１以上の一実施例はＮチャネルＭＯ８ＦＥＴの場合
であるが、ｐチャネルＭＯ８ＦＥＴの場合も同様に製造
することができる。
であるが、ｐチャネルＭＯ８ＦＥＴの場合も同様に製造
することができる。
（発明の効果）
以上詳細に説明したように、この発明の方法によれば、
一実施例に一具体例を示し友ような一連の工程とするこ
とにより、サイドウオール形成をなくしてＬＤＤ構造を
形成することが可能となシ。
一実施例に一具体例を示し友ような一連の工程とするこ
とにより、サイドウオール形成をなくしてＬＤＤ構造を
形成することが可能となシ。
サイドウオールの幅のバラツキＶこよるＭＯＳ ＦＥＴ
の性能の劣化や、サイドウオール形成時のエツチングの
ダメーゾによるｈ’ＬＯ８ＦＥＴの微小リーク電流の増
加がなくなシ、高性能のＭＯＳ ＦＥＴを得ることがで
きる。ま７ζ、ソース・ドレイン層は多結晶シリコン−
〇引出し部によ）引出される構造となるので、電極取出
し用のコンタクトホールはソース・ドレイン１コ領域外
で形成することが可能となシ、その結果としてＭＯＳ
ＦＥＴの小力化も可能となる。
の性能の劣化や、サイドウオール形成時のエツチングの
ダメーゾによるｈ’ＬＯ８ＦＥＴの微小リーク電流の増
加がなくなシ、高性能のＭＯＳ ＦＥＴを得ることがで
きる。ま７ζ、ソース・ドレイン層は多結晶シリコン−
〇引出し部によ）引出される構造となるので、電極取出
し用のコンタクトホールはソース・ドレイン１コ領域外
で形成することが可能となシ、その結果としてＭＯＳ
ＦＥＴの小力化も可能となる。
第１図はこの発明のＭＯＳ ＦＥＴの製造方法の一実施
例を示す工程断面図、４２図は従来の製造方法金示す工
程断面図、第３図は本発明の一実施例によ）製造され７
’ｈＭＯ８ＦＥ’ｌ”の平酊図および断面図、第４図は
従来の方法によシ製造されたＭＯＳＦＥＴの平面図およ
び断面図である。 ２１・・・ｐ型シリコン基板、２２・・・素子分離用酸
化膜、２３・・・ゲート酸化膜、２４・・・高濃度ソー
ス・ドレイン層領域部、２５・・・多結晶シリコン層、
２５ａ・・・ゲート電極、２５ｂ・・・ソース・ドレイ
ン引出し部、２７・・・Ｎ型不純物、２８・・・高濃度
ソース・ドレイン層、２９・・・低濃度ソース・ドレイ
ン層。 二二 第２ 北程餠面閃 ′図 賄薗図 （ｂ） ｔｊ４ｉｆｆｉ計＊Ｘｆ４’ｌｌｈ：Ｊ４ｔｖｒｏｓＦ
Ｅｒ第３図 （Ｏ） ＃ｌ−牙ミめ顎ＳかてＪ、るＭＯ５ＦＥＴ第４図
例を示す工程断面図、４２図は従来の製造方法金示す工
程断面図、第３図は本発明の一実施例によ）製造され７
’ｈＭＯ８ＦＥ’ｌ”の平酊図および断面図、第４図は
従来の方法によシ製造されたＭＯＳＦＥＴの平面図およ
び断面図である。 ２１・・・ｐ型シリコン基板、２２・・・素子分離用酸
化膜、２３・・・ゲート酸化膜、２４・・・高濃度ソー
ス・ドレイン層領域部、２５・・・多結晶シリコン層、
２５ａ・・・ゲート電極、２５ｂ・・・ソース・ドレイ
ン引出し部、２７・・・Ｎ型不純物、２８・・・高濃度
ソース・ドレイン層、２９・・・低濃度ソース・ドレイ
ン層。 二二 第２ 北程餠面閃 ′図 賄薗図 （ｂ） ｔｊ４ｉｆｆｉ計＊Ｘｆ４’ｌｌｈ：Ｊ４ｔｖｒｏｓＦ
Ｅｒ第３図 （Ｏ） ＃ｌ−牙ミめ顎ＳかてＪ、るＭＯ５ＦＥＴ第４図
Claims (1)
- 【特許請求の範囲】 （ａ）第１導電型半導体基板の表面部に選択的に素子分
離用絶縁膜を形成した後、素子領域の基板表面にゲート
絶縁膜を形成し、高濃度ソース・ドレイン層領域部から
はゲート絶縁膜を除去する工程と、 （ｂ）その後、基板上の全面に、第２導電型不純物をド
ープした多結晶シリコン層を生成した後、該多結晶シリ
コン層をゲート電極とソース・ドレイン引出し部にパタ
ーニングし、その際ゲート電極とソース・ドレイン引出
し部間は低濃度ソース・ドレイン層領域部に対応して多
結晶シリコン層を除去する工程と、 （ｃ）その除去部を通して基板に第２導電型の不純物を
ドープし、その後熱処理することにより、ソース・ドレ
イン引出し部の多結晶シリコン層から不純物を基板に拡
散させ基板内に高濃度ソース・ドレイン層を形成すると
同時に、前記除去部を通して既に基板にドープされてい
る前記不純物により低濃度ソース・ドレイン層を基板内
に形成する工程とを具備してなるＭＯＳＦＥＴの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25068887A JPH0194666A (ja) | 1987-10-06 | 1987-10-06 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25068887A JPH0194666A (ja) | 1987-10-06 | 1987-10-06 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194666A true JPH0194666A (ja) | 1989-04-13 |
Family
ID=17211568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25068887A Pending JPH0194666A (ja) | 1987-10-06 | 1987-10-06 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0723286A2 (en) * | 1995-01-18 | 1996-07-24 | Canon Kabushiki Kaisha | Field-effect transistor and manufacture method thereof |
| EP0928030A1 (en) * | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | High voltage field-effect transistor and corresponding manufacturing method |
| US6623165B1 (en) | 1999-10-08 | 2003-09-23 | Nsk Ltd. | Bearing apparatus of sealing type |
-
1987
- 1987-10-06 JP JP25068887A patent/JPH0194666A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0723286A2 (en) * | 1995-01-18 | 1996-07-24 | Canon Kabushiki Kaisha | Field-effect transistor and manufacture method thereof |
| EP0723286A3 (en) * | 1995-01-18 | 1998-07-29 | Canon Kabushiki Kaisha | Field-effect transistor and manufacture method thereof |
| US5913111A (en) * | 1995-01-18 | 1999-06-15 | Canon Kabushiki Kaisha | Method of manufacturing an insulaed gate transistor |
| EP0928030A1 (en) * | 1997-12-31 | 1999-07-07 | STMicroelectronics S.r.l. | High voltage field-effect transistor and corresponding manufacturing method |
| US6278163B1 (en) | 1997-12-31 | 2001-08-21 | Stmicroelctronics S.R.L. | HV transistor structure and corresponding manufacturing method |
| US6623165B1 (en) | 1999-10-08 | 2003-09-23 | Nsk Ltd. | Bearing apparatus of sealing type |
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