JPS62149099A

JPS62149099A - メモリアクセス制御回路

Info

Publication number: JPS62149099A
Application number: JP60290209A
Authority: JP
Inventors: Koichi Tanaka; 幸一田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-12-23
Filing date: 1985-12-23
Publication date: 1987-07-03
Also published as: US4839856A; EP0226950B1; DE3687787D1; EP0226950A2; DE3687787T2; EP0226950A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「発明の技術分野］この発明はメ七りのアクセスを行なうメモリアクセス制
御回路に係り、特にベージモードもしくはスタティック
カラムモードを有するダイナミック型ＲＡＭのアクセス
を効率的に行なうためのメモリアクセス制御回路に関す
る。

［発明の技術的背景］ダイナミック型ＲＡＭ　（以下、ＤＲＡＭと称する）の
アドレス入力は、アドレスを二分した上位アドレスと下
位アドレスとが時分割的に多重化されて入力されている
。このＤＲＡＭのデータ読み出し時におけるアクセスＲ
間は、上位アドレス及び下位アドレスの入力後からデー
タが確定するまでの時間で規定されおり、アドレスをコ
ロに分けて入力するのでこのアクセス時間が長くかかる
という欠点かめる。

一方、このＤＲＡＭをアクセスする中央演算処理ユニッ
トく以下、ＣＰＵと称する〉やＤＭＡ（ダイレクトメモ
リアクセス）コントローラなどは、一般に連続したアド
レスもしくは隣接したアドレスのデータをアクセスする
傾向がある。このような場合、上位アドレスは同じであ
り、下位アドレスのみが異なったアドレスのデータに対
するアクセスが頻繁に行われる。

このように下位アドレスのみが変化するという特長を生
かし、ＤＲＡＭ内部３けるアクセス時間の短縮化を図る
一つの手法としてベージモードアクセス方式やスタティ
ックカラムアクセス方式が存在している。ここで、第６
図に示すように１６進表示で（０１００）Ｈから（０１
０２）Ｈまでの三つのアドレスのデータを例えばベージ
モードアクセス方式で読み出す場合の動作を第７図のタ
イミングチャートを使用して説明する。まず始めに上位
アドレス（０１）ＨをＤＲＡＭにアドレスとして入力し
、ＲＡＳ　（ロウアドレスストローブ）信号を入力する
。これにより、ＤＲＡＭ内部ではこの上位アドレス（０
１）Ｈに対応する全てのデータがメモリセルから読み出
される。次に一番目の下位アドレス（００）ＨとＣＡＳ
　（カラムアドレスストローブ）信号を入力する。この
とき、ＤＲＡＭ内部ではこの下位アドレス（００）ｏに
対応するデータのみが選択されて外部に出力される。こ
の結果、予め（０１００）ｏのアドレスに記憶されてい
たデータＡが出力データとして読み出される。次に二番
目の下位アドレス（０１）ＨとＣＡＳ信号を入力すると
、ＤＲＡＭ内部では予め上位アドレス＜０１　）　Ｈに
対応した全てのデータが読み出されているので、この下
位アドレス（０１）Ｈに対応するデータのみが選択され
て外部に出力される。この結果、予め＜０１０１）ｕ番
地に記憶されていたデータＢが読み出される。

以下、同様にして、下位アドレスとＣＡＳ信号とを順次
入力することにより、上位アドレス（０１）Ｈに対応し
たデータが順次選択されて出力される。

このようにベージモードアクセス方式では、上位アドレ
スを一回入力した後は下位アドレスを入力するのみで所
望のデータを読み出すことができるので、二番目以降の
アクセス時間を短縮することができる。

他方のスタティックカラムアクセス方式は、上記ベージ
モードアクセス方式と同様なアドレスの与え方を行ない
、さらに第７図に示すように複数の下位アドレスを入力
する期間内に継続してＣＡＳ信号をアクティブに保持し
続けるものである。従って、ＣＡＳ信号のストローブを
繰返す必要がないのでより高速なアクセスが実現される
。

［背景技術の問題点コしかしながら、上記ベージモードアクセス方式とスタテ
ィックカラムアクセス方式では上位アドレスが頻繁に変
化しないことが高速アクセスを行なうことの前提条件で
ある。すなわち、上位アドレスが頻繁に変化するような
場合には高速アクセスという効果を得ることができない
。ＣＰＵやＤＭＡコントローラなどメモリをアクセスす
る従来の装置では、上位アドレスが変化したか否かを判
断する機能を有していない。このため、従来ではＣＰＵ
やＤＭＡコントローラなどが、ＤＲＡＭが持っているこ
のようなベージモードアクセス方式やスタティックカラ
ムアクセス方式を有効に使用することができないという
欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
あり、その目的はＣＰＵやＤＭＡコントローラなどがメ
モリをアクセスする場合に、メモリが持つベージモード
アクセス方式やスタティックカラムアクセス方式を有効
に使用することができ、従って、メモリの高速アクセス
を実理することができるメモリアクセス制御回路を提供
することにある。

［発明の概要コ上記目的を達成するため、この発明にあっては、メモリ
アドレスの上位アドレスと下位アドレスとを多重化して
転送するアドレスバスと、上記上位アドレスと下位アド
レスの値を保持するとともに制御信号に基づいてこれら
の値を所定値だけ増加させるアドレス値保持・増加手段
と、上記上位アドレス値の変化を検出する上位アドレス
値変化検出手段と、上記上位アドレスと下位アドレスと
を切替えて上記アドレスバスに出力するアドレス出力手
段と、新しいメモリアドレスが入力されるかもしくはメ
モリアドレス値の増加要求が入力されたとき、上記上位
アドレス値変化検出手段の検出出力として上位アドレス
値の変化がない場合には下位アドレスのみを上記アドレ
スバスに出力させ、上位アドレスの値の変化が有る場合
には上位アドレスと下位アドレスとを上記アドレスバス
に順次出力させるように上記アドレス出力手段の動作を
制御する制御手段とを具備したメモリアクセス制御回路
が提供されている。

［発明の実施例］以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明のメモリアクセス制御回路の一実施例
による構成を示すブロック図である。図において、１１
はＣＰＵ、ＤＭＡコントローラなどからなり、メモリを
アクセスする機能を有するメモリアクセス回路である。

このメモリアクセス回路１１はメモリをアクセスするた
めに上位アドレスＬＩＡ、下位アドレスＬＡ、アドレス
ストローブ信＠ＡＳ及びカウントアツプ制御信号ＣＵを
それぞれ出力する。

上記メモリアクセス回路１１から出力される上位及び下
位アドレスＵＡ、ＬＡ、アドレススト０−ブ信号ＡＳ及
びカウントアツプ制御信号ＣＵはアドレスカウンタ１２
に入力される。このアドレスカウンタ１２は上位及び下
位アドレス保持用の二つの部分から構成されており、上
記アドレスストローブ信号ＡＳが入力された時の上位及
び下位アドレスＵＡ、ＬＡそれぞれの値を保持すると共
に、上記カウントアツプ制御信号ＣＵが入力された時に
その保持値を予め定められた値だけ、例えば１だけ増加
させる。そしてこのアドレスカウンタ１２で保持されて
いる上位及び下位アドレスＵＡ、ＬＡは上位メモリアド
レスｔＪＭＡ及び下位メモリアドレスＬＭＡとして出力
される。

上記アドレスカウンタ１２から出力される上位メモリア
ドレスｔＪＭＡ及び下位メモリアドレスＬＭＡはマルチ
プレクサ１３に入力される。このマルチプレクサ１３は
後述するアドレス切替信号ＡＳＥに応じて、上記アドレ
スＵＭＡ及びＬＭＡを時分割的にアドレスバス１４に出
力する。

また上記アドレスカウンタ１２から出力される上位メモ
リアドレスＵＭＡは旧アドレスレジスタ１５に入力され
る。この旧アドレスレジスタ１５は後述する新アドレス
信号ＮＡが入力された時にこの上位メモリアドレスＵＭ
Ａを記憶し、これを旧アドレスＯＭＡとして出力する。

旧アドレス○ＭＡ及び上位メモリアドレスＵＭＡはアド
レス比較回路１６に入力される。このアドレス比較回路
１６は入力される両アドレスＯＭＡ。

ＵＭＡの一致比較を行ない、不一致の場合に不一致信号
ＮＥを出力する。そしてこの不一致信号Ｎ、　Ｅはタイ
ミング制■回路１７に入力される。

上記タイミング制御回路１７にはアドレスストローブ信
号ＡＳ１カウントアツプ制御信号ＣＵ及びリセット信号
Ｒ８Ｔが入力され、このタイミング制御回路１７はこれ
らの入力信号に基づいてアドレス切替信号ＡＳＥ、新ア
ドレス信号ＮＡ、ロウアドレスストローブ信号ＲＡＳ並
びにカラムアドレスストローブ信＠　ＣＡ　Ｓ及びウェ
イト信号ＷＡＩをそれぞれ出力する。そしてウェイト信
号ＷＡ＋は上記メモリアクセス回路１１に、ロウアドレ
スストローブ信号ＲＡＳとカラムアドレスストローブ信
号ＣＡＳはＤ　ＲＡ　Ｍ　１８に入力される。

ＤＲＡＭ１８には上記アドレスバス１４が接続されてお
り、さらにこのＤＲＡＭ１８と上記メモリアクセス回路
１１とはデータバス１９で接続されている。

次に上記のような構成の回路の動作を第２図及び第３図
に示すタイミングチャートを参照して説明する。

第２図に示すタイミングチャートの動作は、リセット信
号Ｒ８Ｔがタイミング制御回路１７に入力された後にメ
モリアクセス回路１１が、（０１００）Ｈｌ（０１０１
）Ｈｌ（０２０１）Ｈという三つのアドレスを順次アクセスす
る場合のとぎものである。

まず、リセット信号Ｒ８Ｔの入力後、メモリアクセス回
路１１が第１のアドレス（０１００）Ｈとアト［シスス
ト１−〕−ブイ、′）号Ａｓを出力する。このとさ′の
一２ドレス（よ上位と下位のアドレス（、、ｊＡ、ＬＡ
に分けられ、」二位アドレ′スＬＪ　Ａは（０１）　ｈ
ｉに、下位７シドレスｌ−Ａは（００）　Ｈにそれぞれ
されている。そして上記アト！ノスス）・ローブ信号Ａ
Ｓが入力することにより、アドレスカウンタ１２はメモ
リアクセス回路１１からの上位及び下位のアドレスＵＡ
、ＬＡを保持する。このとき旧アドレスレジスタ１５は
何のアドレスも保持していすその値が不定であるため、
アドレス比較回路１６は上位メ［リアドレスＵ　Ｍ　Ａ
と旧アドレス○ＭＡとが不一致であるとして不一致信号
ＮＥを出力する。また、タイミング制御回路１７は上記
信号ＡＳがリセット少に始めて入力されたものであるこ
とから新アドレス信号ＮＡを出力する。この新アドレス
信号ＮＡが入力することにより、旧アドレスレジスタ１
５は（０１））Ｉどなっている上位メ七リアドレスＵＭ
Ａを始めて記憶、保持する。

他方、リセット俊にタイミング制御回路１１はアドレス
切替信号ＡＳＥをＨレベルに設定する。このアドレス切
替信号ＡＳＥがＨレベルにされることにより、マルチプ
レクサ１３はこの期間に上記アドレスカウンタ１２から
出力される上位メモリアドレス＜０１）Ｈをアドレスバ
ス１４に出力する。続いてタイミング制御回路１７はア
ドレス切替信号ＡＳＥをＬレベルに設定する。これによ
り、マルチプレクサ１３はこの期間に上記アドレスカウ
ンタ１２から出力される下位メモリアドレス（００）Ｈ
をアドレスバス１４に出力する。

さらにタイミング制御回路１７は上記上位メモリアドレ
ス（０’ｌ　）　Ｈ及び下位メモリアドレス（００）Ｈ
がアドレスバス１４に出力されるタイミングで、第２図
に示すように、ＲＡＳ信号とＣＡＳ信号を出力する。こ
れにより、ＤＲＡＭ１８は上記上位及び下位メモリアド
レス（０１）Ｈｌ（００）Ｈを取り込み、その後、この
アドレスをアクセスしてデータを読み出し、この読み出
しデータをデータバス１９を介してメモリアクセス回路
１１に転送する。

次にメモリアクセス回路１１が第２のアドレス（０１０
１）Ｈとアドレスストロ−１信号Ａｓを出力する。この
ときのアドレスも上記の場合と同様に上位及び下位のア
ドレスＵＡ、ＬＡに分けられる。このとき旧アドレスレ
ジスタ１５には予め（０１）　Ｈとなっている前の上位
メモリノアドレスＵ　Ｍ　Ａが保持されている。この場
合、上位メモリアドレスＵＭＡと旧アドレスＯＭＡとが
一致しているため、アドレス比較回路１６は不一致信号
ＮＥを出力しない。また、不一致信号ＮＦが入力しない
のでタイミング制御回路１７は新アドレス信号ＮＡを出
力しない。従って、旧アドレスレジスタ１５の保持値は
変化しない。また、このどき、タイミング制御回路１１
はアドレス切替信号ＡＳＥをＬレベルに設定した状態の
ままにしてＣＡＳ信号のみを出力する。これによりマル
チプレクサ１３は−Ｆ記アドレスカウンタ１２かう出力
される下位メｔ、リアドレス（０１）ｏをアドレスバス
１４に出力する。

ざらにＤＲＡＭはこのＣＡＳ（を号に丞づい−にの下位
メモリアドレス（Ｏｌ）！（を取り込む、、その後、Ｄ
ＲＡＭ１８（よ予め入力さね、たーＬ位アドレス（０１
）　Ｈ内の下位アドレス（０１）Ｈのアドレスをアクセ
スしてデータを読み出し、この読み出しデータをデータ
バス１９を介してメモリアクセス回路？７に転送する。

このように上位アドレスＵＡの値が変化しない場合のＤ
ＲＡＭ１８のアクセスは、下位メモリアドレスＬＭＡの
みをアドレスバス１４に出力することによって実現され
る。

次にメモリアクセス回路１１が第３のアドレス（０２０
′１））Ｉをアドレスストローブ信号ＡＳと共に出力す
る。このとき上位アドレスＵＡとして（０２）Ｈが、下
位アドレスＬＡとして（０１）ｕがアドレスカウンタ１
２に供給される。

このとき旧アドレスレジスタ１５には予め（０１）Ｈと
なっている以前の上位メモリアドレスＵＭＡが保持され
ている。この場合、上位メモリアドレスＬＩＭＡと旧ア
ドレスＯＭＡとは一致しないため、アドレス比較回路１
６は不一致信号ＮＥを出力する。この不一致信号ＮＥが
入力することにより、タイミング制御回路１１は新アド
レス信号ＮＡを出力する。従って、旧アドレスレジスタ
１５は上位メモリアドレスＵＭＡの値を取り込み、旧ア
ドレスＯＭ　Ａを更新する。この後、タイミング制御回
路１７はいったんＲＡＳ信号を＋−ｔレベルに戻し、Ｄ
ＲＡＭ７８に対してベージモードアクセスが終了したこ
とを伝える。続いてタイミング制御回路１７はアドレス
切替信号ＡＳＥをＩ」レベルに設定し、その後、再びＲ
ＡＳ信号を出力することによりＤＲＡＭｉ８に対して新
しいベージモードアクセスが開始されたことを伝える。

アドレス切替信号ＡＳＥがＨレベルにされている期間に
、マルチプレクサ１３は（０２）Ｈとなっている上位メ
モリアドレスＵＭＡをアドレスバス１４に出力し、さら
にＤＲＡＭ１８は上記ＲＡＳ信号に基づきこの上位メモ
リアドレスＵＭＡを取り込む。続いてタイミング制御回
路１７はアドレス切替信号ＡＳＥをＬレベルに設定する
。このアドレス切替信号ＡＳＥがＬレベルにされること
により、マルチプレクサ１３はこの期間に、上記アドレ
スカウンタ１２がら出力される下位メモリアドレス（０
’１　）　Ｈをアドレスバス１４に出力する。この後、
タイミング制御回路１７はＣＡＳ信号を出力する。これ
によりＤＲＡＭは、このＣＡＳ信号に基づいてこの下位
メモリアドレス＜０１）Ｈを取り込む。その後、ＤＲＡ
Ｍ１８は予め入力された上位アドレス（０２）Ｈ内の下
位アドレス＜０１））Ｉのアドレスをアクセスしてデー
タを読み出し、この読み出しデータをデータバス１つを
介してメモリアクセス回ｙｉ１１に転送する。

ところで、タイミング制御回路１７はマルチプレクサ１
３からアドレスバス１４に対して上位メモリアドレスＵ
ＭＡが出力される際にウェイト信号ＷＡＩを出力し、メ
モリアクセス回路１１に対してＤＲＡＭ１８のアクセス
時間が伸びていることを伝える。従って、このウェイト
信号ＷＡｉが入力すると、メモリアクセス回路１１はそ
のときに出力している上位及び下位アドレスＵＡ、ＬＡ
の出力期間を長くしてＤＲＡＭ１８のアクセス時間の伸
びに対応させる。

このように、上位アドレスＵＡが変化する場合にはＤＲ
ＡＭ１８に対して新しい上位メ七リアドレスＵＭＡが入
力され、新しいベージモードアクセスが行われる。

第３図に示すタイミングチャートの動作は、メモリアク
セス回路１１が（ＯＯＦＥ）Ｈがら連続したアドレスを
順次アクセスする場合のときものである。

まず、メモリアクセス回路１１が始めのアドレス＜０Ｏ
ＦＥ）Ｈとアドレスストローブ信号Ａｓを出力する。こ
のときの動作は上記第２図のタイミングチャートの場合
と同様であるのでその説明は省略する。

次にメモリアクセス回路１１が次のアドレス（ＯＯＦＦ
）ｏをアクセスするためにカウントアツプ制御信号ＣＵ
を出力する。この信号ｃＵが入力すると、アドレスカウ
ンタ１２は予め保持しているアドレス値を１だけ増加す
る。これにより、アドレスカウンタ１２で保持され、か
つ出力されている下位メモリアドレスＬＭＡが（ＦＥ）
）（がら（ＦＦ）Ｈに変化する。このとき上位メモリア
ドレスＵＭＡは（００）Ｈのまま変化しない。従って、
アドレス比較回路１６は不一致信号ＮＥを出力しない。

このため、この場合には前記第２図のタイミングチャー
トにおいて下位メモリアドレスＬＭＡのみを用いたＤＲ
ＡＭｌＢのアクセスが行われる。

さらに次のアドレス（０１００）ｏをアクセスするため
にメモリアクセス回路１１がカウントアツプ制御信号Ｃ
Ｕを出力する。この結果、アドレスカウンタ１２では下
位アドレスＬ　Ａの値が１だけ増加して（ＦＦ）Ｈから
（００）Ｈに変化し、ざらに下位アドレスＬＡからの桁
上げによって上位アドレスＵＡの値が（００）Ｈから（
０１）ｏに変化する。従って、上位メモリアドレスＵＭ
Ａの値が以前の値から変化するので、この後、アドレス
、比較回路１６は不一致信号ＮＥを出力する。従って、
この場合には前記第２図のタイミングチャートにおいて
上位メモリアドレスＬＭＡが変化した場合と同様に、新
しい上位メモリアドレスＵＭＡと下位メモリアドレスＬ
ＭＡとがアドレスバス１４に時分割的に出力され、かつ
前記と同様にしてＤＲＡＭｌＢのアクセスが行われる。

以下、次のｊノドレスをアクセスする毎にメモリアクセ
ス回路１１がカウントアツプ制卸信号ｃＵを出力し、ア
ドレスカウンタ１２内にあける保持値の珊加後に上位メ
モリアドレスＵＭＡが変化しなければ、−下位メ七すア
ドレスＬＭＡのみを用いてＤＲＡＭｌＢのアクセスが行
われ、上位メモリアドレスＵＭＡが変化すれば新しい上
位メモリアドレスＵＭＡと下位メモリアドレスＬＭＡと
を用いてＤＲＡＭｌＢのアクセスがイ１われる。

このように上記実施例回路では、連続するアドレスのア
クセスを行なう場合に、上位アドレスＵＡが変化すると
きにのみＤＲＡＭｌＢに上位メモリアドレスＵＭ△を入
力し、これ以外のときには下位メモリアドレスＬＭＡだ
けを入力するページモードアクセスが実現され、これに
よりＤＲＡＭｌＢの高速アクセスを実現することができ
る。

第４図はこの発明の他の実詣例による回路の構成を示す
ブロック図である。

この実施例回路が上記第１図の実施例のものと異なって
いる箇所は次のような点である。すなわち、まず前記ア
ドレスカウンタ１２の代わりに下位アドレスからの桁上
げ出力信号ＣＯが外部に出力可能にされたアドレスカウ
ンタ２２を設けるようにした点、前記旧アドレスレジス
タ１５とアドレス比較回路１６とを省略しこれらの回路
の代わりに前記アドレスストローブ信号ＡＳと上記アド
レスカウンタ２２から出力される桁上げ信号ＣＯが入力
されるオア回路２３を新たに設けた点、このオア回路２
３から出力される不一致信号Ｎε２を前記タイミング制
御回路１７０代わりに設けられた新たなタイミング制御
回路２７に入力するようにした点、などである。そして
新たなタイミング制御回路２７には上記不一致信号ＮＥ
２の他に前記アドレスストローブ信号ＡＳ１カウントア
ツプ制御信号ＣＵ及びリセット信号Ｒ８Ｔが入力され、
タイミング制御回路２７はこれらの入力信号に譜づいて
前記アドレス切替信号ＡＳＥ、ロウアドレスストローブ
信号ＲＡＳ並びにカラムアドレススト【］−ブ信号ＣＡ
Ｓ及びウェイト信＠ＷＡ　＋をそれぞれ出力する。

次にこのような構成の回路の動作を第５図のタイミング
チャートを参照して説明する。

まず、メモリアクセス回路１１が第１のアドレス（ＯＯ
Ｆ　Ｅ　）　Ｈを上位アドレスＵＡと下位アドレスＬＡ
の二つに分けて出力すると共にアドレスストローブ信号
ＡＳを出力する。このアドレスストローブ信号ＡＳはオ
ア回路２３にも入力するので、この債、オア回路２３は
不一致信号ＮＥ２を出力する。すなわち、メモリアクセ
ス回路１１がアドレスストローブ信号Ａｓを出力する毎
にオア回路２３は不一致信号ＮＥ２を出力するので、こ
の度毎にマルチプレクサ１３は上位メモリアドレスＬＩ
ＭＡと下位メモリアドレスＬＭＡとを切替えてアドレス
バス１４に出力し、さらにＤＲＡＭｌＢはタイミング’
ｈｉＪ御回路２７から出力されるＲＡＳ信号及びＣＡＳ
信号に基づいてこれらのアドレスを取込み、アクセスを
行なう。

次にメモリアクセス回路１１が第１のアドレス（ＯＯＦ
Ｅ）Ｈｋ：続く第２のアドレス（ＯＯＦＦ）Ｈをアクセ
スする場合は、カウントアツプ制御信号ＣＵのみを出力
する。この信号ＣＵが入力すると、アドレスカウンタ２
２では下位アドレスＬＡの値が１だけ増加して（Ｆ　Ｅ
　）　＋ｉから（ＦＦ）Ｈに変化する。このとき、下位
アドレスＬＡからは桁上げが発生せず、アドレスカウン
タ２２は桁上げ信号ＣＯを出力しない。従って、オア回
路２３は不一致信号ＮＥ２を出力せず、この場合には前
記第２図のタイミングチャートにおいて上位メモリアド
レスＵＭＡが変化しない場合と同様に、下位メモリアド
レスＬＭＡのみによるＤＲＡＭ１８のアクセスが行われ
る。

次にメモリアクセス回路１１が第２のアドレス（ＯＯＦ
Ｆ）Ｈに続く第３のアドレス（０１００）Ｈをアクセスする場合にもカウントアツプ
制御信号ＣＵのみを出力する。この信号ＣＵが入力する
と、アドレスカウンタ２２では下位アドレスＬＡの値が
１だけ増加して（ＦＦ）Ｈから（００）Ｈに変化し、さ
らに下位アドレスＬＡからの桁上げ信号ＣＯによって上
位アドレスＵＡの値が（００）Ｈから（０１）　）（に
変化する。また、上記桁上げ信号ＣＯはオア回路２３に
も入力するので、この侵、オア回路２３は不一致信＠Ｎ
Ｅ２を出力する。従って、この場合には前記第２図のタ
イミングチャートにおいて上位メモリアドレスＬＩ　Ｍ
　Ａが変化した場合と同様に、新しい上位メモリアドレ
スＵＭＡと下位メモリアドレスＬＭＡとがアドレスバス
１４に時分割的に出力され、かつ前記と同様にしてＤＲ
ＡＭ１８の新しいベージモードのアクセスが行われる。

このように上記各実施例のメモリアクセス制御回路では
、ＤＲＡＭなどのようにアドレス信号を多重化したメモ
リに対して、上位アドレスはその値が変化したときだけ
出力し、変化しないときは出力しないようにできるので
、アクセス時間を短縮するベージモード方式及びスタテ
ィックカラム方式のアクセスが実現される。また、メモ
リアドレスの保持及び増加手段が設けられているので、
連続したアドレスをアクセスするときは開始アドレスの
みを指定し、その後はカウントアツプ制御信号ＣＵを入
力するだけでベージモード方式もしくはスタティックカ
ラム方式に従ったアクセスが実現される。

なお、この発明は上記各実施例に限定されるもではな棒
々の変形が可能であることはいうまでもない。例えば上
記各実施例ではデータを読み出す場合のみについて説明
を行なったが、これはＤＲＡＭ１８に対してデータの書
き込みを行なう場合にも、読み出し時と同様にベージモ
ードアクセス方式やスタティックカラムアクセス方式を
有効に使用することができる。

［発明の効果コ以上説明したようにこの発明によれば、ＣＰＵやＤＭＡ
コントローラなどがメモリをアクセスする場合に、メモ
リが持つベージモードアクセス方式やスタティックカラ
ムアクセス方式を有効に使用することができ、従って、
メモリの高速アクセスを実現することができるメモリア
クセス制御回路を提供することできる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る回路の構成を示すブ
ロック図、第２図及び第３図はそれぞれ上記実施例回路
の動作を示すタイミングチャート、第４図はこの発明の
他の実施例に係る回路の構成を示すブロック図、第５図
は上記第４図の実施例回路の動作を示すタイミングチャ
ート、第６図はメモリにおけるデータの記憶状態を示す
図、第７図はＤＲＡＭからデータを読み出す際の動作を
説明するためのタイミングチャートである。１１・・・メモリアクセス回路、１２．２２・・・アド
レスカウンタ、１３・・・マルチプレクサ、１４・・・
アドレスバス、１５・・・旧アドレスレジスタ、１６・
・・アドレス比較回路、１７、２７・・・タイミング制
御回路、１８・・・ＤＲＡＭ、１９・・・データバス、
２３・・・オア回路。出願人代理人　弁理士　鈴江武彦Ｒ５ＴＬＡ　　　　　　　　　Ｈ０１ＨＯＩＨ１４０１）Ｈ０
０１Ｈ０１Ｈ０２）４０１８第２図ＵＡ　　　　ｏＯＨＬＡ　　　　　ＦＨ□□ 第３図ＵＡ　　　　（ＯＯ）Ｈ

Claims

【特許請求の範囲】

（１）メモリアドレスの上位アドレスと下位アドレスと
を多重化して転送するアドレスバスと、上記上位アドレ
スと下位アドレスの値を保持するとともに制御信号に基
づいてこの値を所定値だけ増加させるアドレス値保持・
増加手段と、上記上位アドレス値の変化を検出する上位
アドレス値変化検出手段と、上記上位アドレスと下位ア
ドレスとを切替えて上記アドレスバスに出力するアドレ
ス出力手段と、新しいメモリアドレスが入力されるかも
しくはメモリアドレス値の増加要求が入力されたとき、
上記上位アドレス値変化検出手段の検出出力として上位
アドレス値の変化がない場合には下位アドレスのみを上
記アドレスバスに出力させ、上位アドレスの値の変化が
有る場合には上位アドレスと下位アドレスとを上記アド
レスバスに時分割的に順次出力させるように上記アドレ
ス出力手段の動作を制御する制御手段とを具備したこと
を特徴とするメモリアクセス制御回路。
（２）前記上位アドレス値変化検出手段は、前記アドレ
ス値保持・増加手段で保持される上位アドレス値が変化
する前の値を保持する上位アドレス値保持手段と、前記
アドレス値保持・増加手段で保持された上位アドレス値
と上記上位アドレス値保持手段で保持される上位アドレ
ス値とを比較するアドレス値比較手段と、上記アドレス
値比較手段における両アドレス値の比較結果が不一致の
場合に上記上位アドレス値保持手段で保持されているア
ドレス値を更新させるアドレス値更新手段とから構成さ
れている特許請求の範囲第１項に記載のメモリアクセス
制御回路。
（３）前記上位アドレス値変化検出手段は、前記アドレ
ス値保持・増加手段で保持されている下位アドレス値か
ら上位アドレス値への桁上げを検出することによって上
位アドレス値の変化を検出するように構成されている特
許請求の範囲第１項に記載のメモリアクセス制御回路。