JPS63107161A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPS63107161A JPS63107161A JP61254306A JP25430686A JPS63107161A JP S63107161 A JPS63107161 A JP S63107161A JP 61254306 A JP61254306 A JP 61254306A JP 25430686 A JP25430686 A JP 25430686A JP S63107161 A JPS63107161 A JP S63107161A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子の製造方法に関するもので特に高速
かつ低消費電力の半導体素子の製造法に関する。
かつ低消費電力の半導体素子の製造法に関する。
バイポーラ素子と相補型電界効果素子（０ＭＯ８素子）
を同一チップ上に形成してこれら２つの素子の特徴を生
かすことによって高速かつ低消費電力を実現することが
できる。このような素子（以下Ｂｉ−ＣＭＯＳ）を実現
する場合、通常は計理め込み層を有するｐ型シリコン基
板上にｎ型のエピタキシャルシリコン膜を形成し、エピ
タキシャルシリコン膜に所望のｎｐｎ＋ｇ造のバイポー
ラトランジスタとＣＭ ＯＳ素子を製造する。ラッチア
ップ耐性、高速性をより増大せしめるためには、このよ
うな素子を絶縁体上に形成することは極めて有効となる
。単結晶シリコン膜を絶縁体上に形成するいわゆるＳ
ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
技術として例えば絶縁体上に多結晶シリコン膜を堆積し
ておき、レーザもしくは電子ビームで多結晶シリコン膜
を溶威して再結晶化する手法が従来より知られている。
を同一チップ上に形成してこれら２つの素子の特徴を生
かすことによって高速かつ低消費電力を実現することが
できる。このような素子（以下Ｂｉ−ＣＭＯＳ）を実現
する場合、通常は計理め込み層を有するｐ型シリコン基
板上にｎ型のエピタキシャルシリコン膜を形成し、エピ
タキシャルシリコン膜に所望のｎｐｎ＋ｇ造のバイポー
ラトランジスタとＣＭ ＯＳ素子を製造する。ラッチア
ップ耐性、高速性をより増大せしめるためには、このよ
うな素子を絶縁体上に形成することは極めて有効となる
。単結晶シリコン膜を絶縁体上に形成するいわゆるＳ
ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）
技術として例えば絶縁体上に多結晶シリコン膜を堆積し
ておき、レーザもしくは電子ビームで多結晶シリコン膜
を溶威して再結晶化する手法が従来より知られている。
そしてこのような手法で形成された単結晶シリコン膜に
所望の素子が製造される。
所望の素子が製造される。
上述した従来の製造法では、次のような問題点が生ずる
。絶縁体上の多結晶シリコン膜を再結晶化する場合に、
レーザーや電子ビームを用いた再結晶化法では局所的に
は殆んど無欠陥といえる高品質の単結晶シリコン形成で
きる。然しなから、ビーム形状が直径数十ミクロンのス
ポットビームあるいはせいぜい数百ミクロンの長さの線
状ビームであるため、ウェーハ全面を再結晶化するには
ビームの往復走査を多数回施さねばならない。このため
、走査系、ビーム強度のゆらぎあるいは基板構造の不均
一性のためにウェーハ全面にわたシ均一な状態で再結晶
化することは困難となる。このため、絶縁体上に高品質
の単結晶シリコン領域をウェーハ全面にわたって均一に
形成できかつＢｉ−ＣＭＯ８素子構造に適合した製造法
が必要とされる。
。絶縁体上の多結晶シリコン膜を再結晶化する場合に、
レーザーや電子ビームを用いた再結晶化法では局所的に
は殆んど無欠陥といえる高品質の単結晶シリコン形成で
きる。然しなから、ビーム形状が直径数十ミクロンのス
ポットビームあるいはせいぜい数百ミクロンの長さの線
状ビームであるため、ウェーハ全面を再結晶化するには
ビームの往復走査を多数回施さねばならない。このため
、走査系、ビーム強度のゆらぎあるいは基板構造の不均
一性のためにウェーハ全面にわたシ均一な状態で再結晶
化することは困難となる。このため、絶縁体上に高品質
の単結晶シリコン領域をウェーハ全面にわたって均一に
形成できかつＢｉ−ＣＭＯ８素子構造に適合した製造法
が必要とされる。
本発明の製造方法は、第一の半導体基板の一主面に、こ
の一主面を複数の部分に区画する溝を形成する工程と、
この一主面の表面と冑の少なくとも表面部分を誘電体に
より被覆する工程と、この誘電体により被覆された第一
の半導体基板の一主面と誘を体により被覆された第二の
半導体基板の一主面を接着する工程と、第一の半導体基
板の一主面の反対主面側から研摩により溝と第一の半導
体基板を露出させる工程を含んでいる。
の一主面を複数の部分に区画する溝を形成する工程と、
この一主面の表面と冑の少なくとも表面部分を誘電体に
より被覆する工程と、この誘電体により被覆された第一
の半導体基板の一主面と誘を体により被覆された第二の
半導体基板の一主面を接着する工程と、第一の半導体基
板の一主面の反対主面側から研摩により溝と第一の半導
体基板を露出させる工程を含んでいる。
第一の半導体基板の一主面に、この一主面を複数の部分
に区画する溝を形成し、この一主面の表面と溝の少なく
とも表面部分を誘電体により被覆することによ５．ＳＯ
Ｉの下地絶＠層と、誘電体による素子分離領域を容易に
形成できる。この溝の深さは素子分離に必要な深さ以上
に形成する。
に区画する溝を形成し、この一主面の表面と溝の少なく
とも表面部分を誘電体により被覆することによ５．ＳＯ
Ｉの下地絶＠層と、誘電体による素子分離領域を容易に
形成できる。この溝の深さは素子分離に必要な深さ以上
に形成する。
また、誘電体により被覆する方法は、半導体基板を酸化
することにより形成してもよく、気相成長法により誘電
体を堆積してもよく、また最初に酸化を行ない、次に堆
積させてもよい。
することにより形成してもよく、気相成長法により誘電
体を堆積してもよく、また最初に酸化を行ない、次に堆
積させてもよい。
またこの誘電体層は二酸化シリコンであることが望筐し
い。表面に二酸化シリコン層が形成された半導体基板ど
うしを接合するには、例えばアプライド・フィジックス
・レターズ、１９８６年、４８巻、７８ページ（Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ。
い。表面に二酸化シリコン層が形成された半導体基板ど
うしを接合するには、例えばアプライド・フィジックス
・レターズ、１９８６年、４８巻、７８ページ（Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ。
４８、Ｐ、７８（１９８６’）：］に報告されているよ
うに、シラノール接合を用いることができる。
うに、シラノール接合を用いることができる。
さらにこのような製造方法を採ることにより、バイポー
ラトランジスタのコレクター抵抗を下げるため等の高濃
度埋め込み層は、第一の半導体基板の一主面の表面にあ
らかじめ作成しておくことにより容易に形成できる。
ラトランジスタのコレクター抵抗を下げるため等の高濃
度埋め込み層は、第一の半導体基板の一主面の表面にあ
らかじめ作成しておくことにより容易に形成できる。
次に本発明について図面を参照して説明する。
第１図、第２図はそれぞれ本発明の第１．第２の各実施
例における製造工程を示す縦断面図でろる。
例における製造工程を示す縦断面図でろる。
〔第１の実施例〕
第１図（ａ）に示すように比抵抗が１０・儂のｎ ５４
シリコン基板１の表面に、最終的にバイポーラトランジ
スタが形成される位１ｊｆｆｉＰこ対応した部分に１×
１０１９個／ｃｍ ３の砒素（Ａｓ）がドープされり厚
す０．５ミクロンのｎ埋め込み層２を形成する。次に第
１図（ｂ）に示すようにｐ−ＭＯＳ 、 ｎ−ＭＯＳ
、バイポーラ素子を互いに分離するための素子分離領域
となる部分に素子分離に必要な深さ以上の深さの溝３を
形成する。分服領域の鴨および６長さとして例えば１ミ
クロンおよび１，５ミクロンが用いられる。
シリコン基板１の表面に、最終的にバイポーラトランジ
スタが形成される位１ｊｆｆｉＰこ対応した部分に１×
１０１９個／ｃｍ ３の砒素（Ａｓ）がドープされり厚
す０．５ミクロンのｎ埋め込み層２を形成する。次に第
１図（ｂ）に示すようにｐ−ＭＯＳ 、 ｎ−ＭＯＳ
、バイポーラ素子を互いに分離するための素子分離領域
となる部分に素子分離に必要な深さ以上の深さの溝３を
形成する。分服領域の鴨および６長さとして例えば１ミ
クロンおよび１，５ミクロンが用いられる。
次に第１図（Ｃ）に示すように≠３を埋めかつｎ型シリ
コン基板１の表面を被覆するように二酸化シリコン膜４
を堆積させる。この時、まずｎ型シリコン基板１を熱酸
化による薄い二酸化シリコンで覆い、その後二酸化シリ
コン膜を堆積させてもいい。
コン基板１の表面を被覆するように二酸化シリコン膜４
を堆積させる。この時、まずｎ型シリコン基板１を熱酸
化による薄い二酸化シリコンで覆い、その後二酸化シリ
コン膜を堆積させてもいい。
この場合はｎ型シリコン基板１と二酸化シリコン膜との
界面が欠陥の少ない高品質なものとなる。
界面が欠陥の少ない高品質なものとなる。
溝３を除外した領域での二酸化シリコン膜４の厚さとし
て例えば１ミクロンが用いられる。次に、第１図（ｄ）
に示すように二酸化シリコン膜４の表面凹凸をボリシン
グにより平坦にする。ボリシングでは、研摩液として例
えば２００オングストロ一ム程度のシリカ（Ｓｉｎ、）
を混入させたアンモニア液が用いられ、磯城・ｆヒ学的
に研摩される。次に、第１図（ｅ）に示すよりに表面を
３０００オングストロ一ム程度熱改化したｎ型シリコン
基板５を用意し、両基板の二酸化シリコン＠４の表面ど
うしを密着したのち、熱処理を施すことによ）両基板の
二酸化シリコン膜表面が接合されることを利用して両シ
リコン基板を接着する。熱処理としては例えば１０００
°ｃ、Ｎｔ８囲気が用いられる。次に、第１図（ｆ）に
示すようにｎ型シリコン基板１の裏面からのラッピング
によりｎ型シリコン基板１ｆ：ｌＯミクロン程度に薄く
したのち更に、ボリシングにより該ｎ型シリコン基板１
を１．５ミクロン程度に薄くする。ポリシングでは例え
ば粒径５０Ａのシリカ微粒子とアンモニア水との混合液
を用いることによりシリコンを選択的に研摩除去するこ
とができ、薄層化されたｎ型シリコン基板１の表面位置
を第１図（ｆ）に示すように二酸化シリコン膜４からな
る素子分離領域表面と同じにすることができる。このよ
うにして、所望の素子構造と蟹合のとれた誘電体により
谷素子領域が分離されたＳＯＩ構造が得られる。次に、
第１図（ｇ）に示すようにｎｐｎバイポーラのコレクタ
層およびｎＭＯ８トランジスタのｐウェル形成に必要な
ｐｔ！１Ｎｉ６を形成する。ｐ型層６の形成では、通常
の不純物拡散の手法が用いられる。然るのちは第１図（
ｈ）に示すように通渚のクト領域用のｐＪ曽７ 、 ｎ
−ＭＯ８トランジスタのソース、ドレイン、 ｎｐｎバ
イポーラトランジスタのコレクタコンタクト、エミ、り
領域用のｎ 層８ヲ形成する。Ｃのような手法で形成さ
れた８０Ｉの欠陥密度シリコン基板１そのものを用いて
いるためウェーハ内いたる所で１ケ／ｃｒＩＬ２以下と
良好であり、この二酸化シリコンで素子間分離されたＳ
Ｏ工構造°を用いて形成されたＢｉ−ＭＯ８において、
アノ 遅延時間０．５層秒（ｎｓｅｃ） 、 電力・遅延時間
積０２ｐＪという高速φ低消費電力が実現できた。
て例えば１ミクロンが用いられる。次に、第１図（ｄ）
に示すように二酸化シリコン膜４の表面凹凸をボリシン
グにより平坦にする。ボリシングでは、研摩液として例
えば２００オングストロ一ム程度のシリカ（Ｓｉｎ、）
を混入させたアンモニア液が用いられ、磯城・ｆヒ学的
に研摩される。次に、第１図（ｅ）に示すよりに表面を
３０００オングストロ一ム程度熱改化したｎ型シリコン
基板５を用意し、両基板の二酸化シリコン＠４の表面ど
うしを密着したのち、熱処理を施すことによ）両基板の
二酸化シリコン膜表面が接合されることを利用して両シ
リコン基板を接着する。熱処理としては例えば１０００
°ｃ、Ｎｔ８囲気が用いられる。次に、第１図（ｆ）に
示すようにｎ型シリコン基板１の裏面からのラッピング
によりｎ型シリコン基板１ｆ：ｌＯミクロン程度に薄く
したのち更に、ボリシングにより該ｎ型シリコン基板１
を１．５ミクロン程度に薄くする。ポリシングでは例え
ば粒径５０Ａのシリカ微粒子とアンモニア水との混合液
を用いることによりシリコンを選択的に研摩除去するこ
とができ、薄層化されたｎ型シリコン基板１の表面位置
を第１図（ｆ）に示すように二酸化シリコン膜４からな
る素子分離領域表面と同じにすることができる。このよ
うにして、所望の素子構造と蟹合のとれた誘電体により
谷素子領域が分離されたＳＯＩ構造が得られる。次に、
第１図（ｇ）に示すようにｎｐｎバイポーラのコレクタ
層およびｎＭＯ８トランジスタのｐウェル形成に必要な
ｐｔ！１Ｎｉ６を形成する。ｐ型層６の形成では、通常
の不純物拡散の手法が用いられる。然るのちは第１図（
ｈ）に示すように通渚のクト領域用のｐＪ曽７ 、 ｎ
−ＭＯ８トランジスタのソース、ドレイン、 ｎｐｎバ
イポーラトランジスタのコレクタコンタクト、エミ、り
領域用のｎ 層８ヲ形成する。Ｃのような手法で形成さ
れた８０Ｉの欠陥密度シリコン基板１そのものを用いて
いるためウェーハ内いたる所で１ケ／ｃｒＩＬ２以下と
良好であり、この二酸化シリコンで素子間分離されたＳ
Ｏ工構造°を用いて形成されたＢｉ−ＭＯ８において、
アノ 遅延時間０．５層秒（ｎｓｅｃ） 、 電力・遅延時間
積０２ｐＪという高速φ低消費電力が実現できた。
〔第２の実施例〕
第２図（ａ）〜（ｇ）は本発明の第２の実施例における
製造工程の一部を示す縦断面図である。
製造工程の一部を示す縦断面図である。
本実施例では、素子分離領域が二酸化シリコンと多結晶
シリコンの２層からなる例を示す。まず第２図（ａ）に
示すよりに比抵抗１Ω・σのｎ型シリコン基板１の表面
に、最終的に形成されるバイポーラトランジスタの位置
に対応する部分にｌＸｌ０”ケ／ｃ７ｒＬ３のＡｓがド
ープされた厚さ０．５ミクロンのｎ＋埋め込み１−２を
形成する。仄に、第２図（ｂ）に示すようにｐ−ＭＯＳ
、 ｎ−ＭＯＳ 、バイポーラ素子領域を互いに分離
するための素子分離領域に相当する部分に素子分離に必
要な深さ以上の深さの溝３を形成する。分離領域の幅、
深さとして例えば１ミクロン、１．５ミクロンが用いら
れ溝３の深さは１５ミクロン以上の深さとされる。次に
、第２図（Ｃ）に示すように厚さ０．２ミクロンの二酸
化シリコン膜４でｎ型シリコン基板１の表面を被覆する
。
シリコンの２層からなる例を示す。まず第２図（ａ）に
示すよりに比抵抗１Ω・σのｎ型シリコン基板１の表面
に、最終的に形成されるバイポーラトランジスタの位置
に対応する部分にｌＸｌ０”ケ／ｃ７ｒＬ３のＡｓがド
ープされた厚さ０．５ミクロンのｎ＋埋め込み１−２を
形成する。仄に、第２図（ｂ）に示すようにｐ−ＭＯＳ
、 ｎ−ＭＯＳ 、バイポーラ素子領域を互いに分離
するための素子分離領域に相当する部分に素子分離に必
要な深さ以上の深さの溝３を形成する。分離領域の幅、
深さとして例えば１ミクロン、１．５ミクロンが用いら
れ溝３の深さは１５ミクロン以上の深さとされる。次に
、第２図（Ｃ）に示すように厚さ０．２ミクロンの二酸
化シリコン膜４でｎ型シリコン基板１の表面を被覆する
。
この時、二酸化シリコン膜４は熱酸化により形成しても
よい。この場合は、ｎ型シリコン基板１と二酸化シリコ
ン膜４との界面が欠陥の少ない高品質なものとなる。ま
た二酸化シリコンを堆積させてもいい。次に、第２図（
ｄ）に示すように溝３が完全に埋まるように多結晶シリ
コン膜９を約２ミクロン堆積する。このように、溝３を
薄い二酸化シリコン膜４で覆うことにより、素子間の分
離が行なえると共に、残りの部分を基板と同じ材質であ
る多結晶シリコン９で埋めることにより、熱膨張係数の
違いによる機械的歪やクラックの発生を防ぐことができ
る。次に第２図（ｅ）に示すようにこの多結晶シリコン
膜９を、ボリシングにより、基板の表面が平坦になるよ
うに溝３にのみ多結晶シリコン膜９を残存せしめる。こ
のボリシングでは、例えば粒径５０オングストロームの
シリカ微粒子とアンモニア水との混合液を用いることに
より、多結晶シリコンのみを選択的に研摩除去すること
ができ、第２図（ｅ）のよりに溝３以外の所では二酸化
シリコン膜４カニ表面に残りかつ溝３の内部が多結晶シ
リコンで埋ホるようにすることができる。
よい。この場合は、ｎ型シリコン基板１と二酸化シリコ
ン膜４との界面が欠陥の少ない高品質なものとなる。ま
た二酸化シリコンを堆積させてもいい。次に、第２図（
ｄ）に示すように溝３が完全に埋まるように多結晶シリ
コン膜９を約２ミクロン堆積する。このように、溝３を
薄い二酸化シリコン膜４で覆うことにより、素子間の分
離が行なえると共に、残りの部分を基板と同じ材質であ
る多結晶シリコン９で埋めることにより、熱膨張係数の
違いによる機械的歪やクラックの発生を防ぐことができ
る。次に第２図（ｅ）に示すようにこの多結晶シリコン
膜９を、ボリシングにより、基板の表面が平坦になるよ
うに溝３にのみ多結晶シリコン膜９を残存せしめる。こ
のボリシングでは、例えば粒径５０オングストロームの
シリカ微粒子とアンモニア水との混合液を用いることに
より、多結晶シリコンのみを選択的に研摩除去すること
ができ、第２図（ｅ）のよりに溝３以外の所では二酸化
シリコン膜４カニ表面に残りかつ溝３の内部が多結晶シ
リコンで埋ホるようにすることができる。
次に、第２図（ｆ）に示すように表面を３０００オング
ストロ一ム程度熱酸化したｎ型シリコン基板５を用意し
、ｐ型シリコン基板表面と第２図（ｅｌの構造をＭする
ｎ型シリコン基板１０に面とを密着したのち、熱処理を
施すことにより両基板の二酸化シリコン膜が接合される
ことを利用して、両シリコン塾板を接着する。熱処理と
して例えば１０００°Ｃ０Ｎ、雰囲気が用いられる。次
にｖＪ２図（ｇ）に示すように、ｎ型シリコン基板１の
裏面よりラッピングによりｎ型シリコン基板１を１０ミ
クロン程度に薄くしたのち更にボリシングによｐｎ型シ
リコン基板１を薄くする。ポリシングでは例えば多結晶
シリコン膜９を除去したあと同じ手法を用いることによ
りｎ型シリコン１の表面が素子分離領域を形成している
二酸化シリコン膜４０表面と同じ高さになるようにでき
る。然るのちは第１の実施例の第１図（ｇ）〜（ｈｌで
示したのと同様なプロセスを用いて所望の素子が形成さ
れる。
ストロ一ム程度熱酸化したｎ型シリコン基板５を用意し
、ｐ型シリコン基板表面と第２図（ｅｌの構造をＭする
ｎ型シリコン基板１０に面とを密着したのち、熱処理を
施すことにより両基板の二酸化シリコン膜が接合される
ことを利用して、両シリコン塾板を接着する。熱処理と
して例えば１０００°Ｃ０Ｎ、雰囲気が用いられる。次
にｖＪ２図（ｇ）に示すように、ｎ型シリコン基板１の
裏面よりラッピングによりｎ型シリコン基板１を１０ミ
クロン程度に薄くしたのち更にボリシングによｐｎ型シ
リコン基板１を薄くする。ポリシングでは例えば多結晶
シリコン膜９を除去したあと同じ手法を用いることによ
りｎ型シリコン１の表面が素子分離領域を形成している
二酸化シリコン膜４０表面と同じ高さになるようにでき
る。然るのちは第１の実施例の第１図（ｇ）〜（ｈｌで
示したのと同様なプロセスを用いて所望の素子が形成さ
れる。
以上説明したように、本発明では絶縁体上に形成される
シリコン層（ＳＯＩ）としてバルクシリコンそのものを
使用しているため、従来の再結晶化法で形成されたシリ
コン層とは異な沙、本発明で得られる８０Ｉの結晶性は
極めて高品質であり、しかもウェーハ内での品質の均一
性も極めて優れている。また、素子間分離領域も、ＳＯ
Ｉ用の絶縁層と同時に形成できるため、簡単な製造工程
で、素子分離と８０Ｉ構造が形成でさる。°まだ高濃度
埋め込み層も、基板の表面に形成するのみで容易に形成
できる。このように、バイポーラ、 ｐ−ＭＯ８。
シリコン層（ＳＯＩ）としてバルクシリコンそのものを
使用しているため、従来の再結晶化法で形成されたシリ
コン層とは異な沙、本発明で得られる８０Ｉの結晶性は
極めて高品質であり、しかもウェーハ内での品質の均一
性も極めて優れている。また、素子間分離領域も、ＳＯ
Ｉ用の絶縁層と同時に形成できるため、簡単な製造工程
で、素子分離と８０Ｉ構造が形成でさる。°まだ高濃度
埋め込み層も、基板の表面に形成するのみで容易に形成
できる。このように、バイポーラ、 ｐ−ＭＯ８。
ｎ −ＭＯＳ各トランジスタの素子領域がＳＯｆ構造を
とり、しかもバルクシリコンそのものの品質を持ったシ
リコン層に形成され、また、各素子領域が誘電体で分離
されており、高濃匠埋め込み層も谷素子領域に必要に応
じて形成されるため、寄生容量を低減でき、Ｃ−ＭＯ８
のラッチアップを防止できる。このため、高速性と低消
費電力を両立されたＢｉ−０ＭＯ８素子をウェーハ内均
−に形成できる。
とり、しかもバルクシリコンそのものの品質を持ったシ
リコン層に形成され、また、各素子領域が誘電体で分離
されており、高濃匠埋め込み層も谷素子領域に必要に応
じて形成されるため、寄生容量を低減でき、Ｃ−ＭＯ８
のラッチアップを防止できる。このため、高速性と低消
費電力を両立されたＢｉ−０ＭＯ８素子をウェーハ内均
−に形成できる。
第１図（ａ）〜（ｈ）は、本発明の第１の実施例におけ
る製造工程を示す縦断面図である。 第２図（ａ）〜（ｇ）は、本発明の第２の実施例におけ
る製造工程を示す縦断面図である。 １・・、・・・・ｎ型シリコン基板、２・・・・・・ｎ
埋め込み層、３・・・・・・溝、４・・・・・・二酸化
シリコン躾、５・・・・・・ｐ型／リコン基板、６・・
・・・・ｐ型層、７・・・・・・ｐ＋層、８・・・・・
・ｎ ＩＩ、ｇ・・・・・・多結晶シリコン膜。 代理人 弁理士 内 原 晋１−フ゛″ぺ゛と、
４゜ ￥ｉ１ 図 箔１０ ｉ２図
る製造工程を示す縦断面図である。 第２図（ａ）〜（ｇ）は、本発明の第２の実施例におけ
る製造工程を示す縦断面図である。 １・・、・・・・ｎ型シリコン基板、２・・・・・・ｎ
埋め込み層、３・・・・・・溝、４・・・・・・二酸化
シリコン躾、５・・・・・・ｐ型／リコン基板、６・・
・・・・ｐ型層、７・・・・・・ｐ＋層、８・・・・・
・ｎ ＩＩ、ｇ・・・・・・多結晶シリコン膜。 代理人 弁理士 内 原 晋１−フ゛″ぺ゛と、
４゜ ￥ｉ１ 図 箔１０ ｉ２図
Claims (1)
- 第一の半導体基板の一主面に該一主面を複数の部分に区
画する溝を形成する工程と、該一主面の表面と該溝の少
なくとも表面部分を誘電体により被覆する工程と、前記
誘電体により被覆された前記半導体基板の前記一主面と
誘電体により被覆された第２の半導体基板の一主面を接
着する工程と前記第一の半導体基板の前記一主面の反対
主面側から研摩により前記溝及び前記第一の半導体基板
を露出させる工程とを含むことを特徴とする半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254306A JPS63107161A (ja) | 1986-10-24 | 1986-10-24 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254306A JPS63107161A (ja) | 1986-10-24 | 1986-10-24 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107161A true JPS63107161A (ja) | 1988-05-12 |
Family
ID=17263156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254306A Pending JPS63107161A (ja) | 1986-10-24 | 1986-10-24 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107161A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443326A2 (en) * | 1990-01-19 | 1991-08-28 | Kabushiki Kaisha Toshiba | Device having a charge transfer device, MOSFETs, and bipolar transistors -- all formed in a single semiconductor substrate |
| JPH04106932A (ja) * | 1990-08-27 | 1992-04-08 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| JP2007294693A (ja) * | 2006-04-25 | 2007-11-08 | Denso Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262438A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1986
- 1986-10-24 JP JP61254306A patent/JPS63107161A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262438A (ja) * | 1984-06-08 | 1985-12-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443326A2 (en) * | 1990-01-19 | 1991-08-28 | Kabushiki Kaisha Toshiba | Device having a charge transfer device, MOSFETs, and bipolar transistors -- all formed in a single semiconductor substrate |
| US5220190A (en) * | 1990-01-19 | 1993-06-15 | Kabushiki Kaisha Toshiba | Device having a charge transfer device, MOSFETs, and bipolar transistors--al |
| JPH04106932A (ja) * | 1990-08-27 | 1992-04-08 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| JP2007294693A (ja) * | 2006-04-25 | 2007-11-08 | Denso Corp | 半導体装置 |
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