JPH0770615B2 - 電荷転送デバイスを含む半導体装置の製造方法 - Google Patents
電荷転送デバイスを含む半導体装置の製造方法Info
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- JPH0770615B2 JPH0770615B2 JP1093607A JP9360789A JPH0770615B2 JP H0770615 B2 JPH0770615 B2 JP H0770615B2 JP 1093607 A JP1093607 A JP 1093607A JP 9360789 A JP9360789 A JP 9360789A JP H0770615 B2 JPH0770615 B2 JP H0770615B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、電荷転送デバイスを含む半導体装置および
その製造方法に係わり、特に電荷転送デバイスと、バイ
ポーラトランジスタと、MOSFETとを同一チップに有した
装置の製造方法に関する。
その製造方法に係わり、特に電荷転送デバイスと、バイ
ポーラトランジスタと、MOSFETとを同一チップに有した
装置の製造方法に関する。
(従来の技術) 従来、電荷転送デバイスのひとつであるCCDは、nチャ
ネル型MOSFETと共に1チップ上に形成されている。この
ような、CCDと共に形成されているnチャネル型MOSFET
は、CCDディレイラインとCCD駆動回路、サンプルホール
ド回路、出力回路、クロックドライバー回路等を構成し
ている。また、その電源電圧は、12V、あるいは9V仕様
であった。最近では、低消費電力化に伴い、MOSFETのCM
OS化、また、同時に、別チップ上に形成されているバイ
ポーラICと電源電圧を揃えるために、電源電圧の5V化が
行われている。
ネル型MOSFETと共に1チップ上に形成されている。この
ような、CCDと共に形成されているnチャネル型MOSFET
は、CCDディレイラインとCCD駆動回路、サンプルホール
ド回路、出力回路、クロックドライバー回路等を構成し
ている。また、その電源電圧は、12V、あるいは9V仕様
であった。最近では、低消費電力化に伴い、MOSFETのCM
OS化、また、同時に、別チップ上に形成されているバイ
ポーラICと電源電圧を揃えるために、電源電圧の5V化が
行われている。
しかしながら、電源電圧が5V仕様と低くなってくると、
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。したがって、ダイソートテスト
時において、特性不良により、歩留りが悪くなってしま
う。また、CCDを用いたCCDディレイラインにおいては、
周知の如く、信号を遅らせる機能のみであり、この信号
を処理する回路は、ほとんどが別チップ上に形成されて
いるバイポーラICとなっている。
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。したがって、ダイソートテスト
時において、特性不良により、歩留りが悪くなってしま
う。また、CCDを用いたCCDディレイラインにおいては、
周知の如く、信号を遅らせる機能のみであり、この信号
を処理する回路は、ほとんどが別チップ上に形成されて
いるバイポーラICとなっている。
ここで、CCDと、バイポーラトランジスタとを同一チッ
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。さらに、CCDの信号を処理す
るバイポーラICをも同一チップ上に形成すれば、スペー
スメリット、製造コストダウン、機能拡大、およびシス
テムの簡略化を達成することができる。
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。さらに、CCDの信号を処理す
るバイポーラICをも同一チップ上に形成すれば、スペー
スメリット、製造コストダウン、機能拡大、およびシス
テムの簡略化を達成することができる。
ところが、CCDが存在していることにより、このCCDの電
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難であった。これは、バイポーラトランジ
スタが、転送クロックの漏れの影響を著しく受け、その
特性に悪影響を及し、製品としての信頼性が不充分とな
っていた。
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難であった。これは、バイポーラトランジ
スタが、転送クロックの漏れの影響を著しく受け、その
特性に悪影響を及し、製品としての信頼性が不充分とな
っていた。
(発明が解決しようとする課題) この発明は上記のような点に鑑み為されたもので、その
目的は、製品としての信頼性が低下されることなく、電
荷転送デバイスと、バイポーラトランジスタと、MOSFET
とが同一チップに共存された電荷転送デバイスを含む半
導体装置の製造方法を提供することにある。
目的は、製品としての信頼性が低下されることなく、電
荷転送デバイスと、バイポーラトランジスタと、MOSFET
とが同一チップに共存された電荷転送デバイスを含む半
導体装置の製造方法を提供することにある。
[発明の構成] (課題を解決するための手段) 上記目的を達成するために、この発明では、第1導電型
の半導体基板の表面に第2導電型の不純物が導入された
第1、第2、第3の半導体領域を同時に形成し、この基
板の表面上に第1導電型の半導体層を形成し、この半導
体層に第1の半導体領域に達する第2導電型の第4の半
導体領域および第2の半導体領域に達する第2導電型の
第5の半導体領域を同時に形成し、第4の半導体領域に
第1の半導体領域に達する第4の半導体領域よりも高濃
度の第6の半導体領域および半導体層に第3の半導体領
域の周縁部分に達するとともに第3の半導体領域上の半
導体層を島状に分離する第7の半導体領域を同時に形成
し、半導体層に第2導電型のMOSFET、第4の半導体領域
にこの第4の半導体領域をコレクタとするバイポーラト
ランジスタ、第5の半導体領域に第1導電型のMOSFET、
および半導体層のうち、第3の半導体領域および第7の
半導体領域によって島状に分離された領域に電荷転送デ
バイスをそれぞれ形成することを特徴としている。
の半導体基板の表面に第2導電型の不純物が導入された
第1、第2、第3の半導体領域を同時に形成し、この基
板の表面上に第1導電型の半導体層を形成し、この半導
体層に第1の半導体領域に達する第2導電型の第4の半
導体領域および第2の半導体領域に達する第2導電型の
第5の半導体領域を同時に形成し、第4の半導体領域に
第1の半導体領域に達する第4の半導体領域よりも高濃
度の第6の半導体領域および半導体層に第3の半導体領
域の周縁部分に達するとともに第3の半導体領域上の半
導体層を島状に分離する第7の半導体領域を同時に形成
し、半導体層に第2導電型のMOSFET、第4の半導体領域
にこの第4の半導体領域をコレクタとするバイポーラト
ランジスタ、第5の半導体領域に第1導電型のMOSFET、
および半導体層のうち、第3の半導体領域および第7の
半導体領域によって島状に分離された領域に電荷転送デ
バイスをそれぞれ形成することを特徴としている。
(作用) 上記構成を有する電荷転送デバイスを含む半導体装置の
製造方法であると、電荷転送デバイスの基板部分を、第
3の半導体領域および第7の半導体領域によって囲むこ
とができる。この構成によって、電荷転送デバイスが電
荷を転送する際に発生させる転送クロックの漏れの影響
を、バイポーラトランジスタが受け難くすることができ
る。電荷転送デバイスの基板部分が、バイポーラトラン
ジスタのコレクタより分離されるためである。従って、
製品としての信頼性が低下されることなく、電荷転送デ
バイスと、バイポーラトランジスタと、MOSFETとが同一
チップに共存された半導体装置が得られる。
製造方法であると、電荷転送デバイスの基板部分を、第
3の半導体領域および第7の半導体領域によって囲むこ
とができる。この構成によって、電荷転送デバイスが電
荷を転送する際に発生させる転送クロックの漏れの影響
を、バイポーラトランジスタが受け難くすることができ
る。電荷転送デバイスの基板部分が、バイポーラトラン
ジスタのコレクタより分離されるためである。従って、
製品としての信頼性が低下されることなく、電荷転送デ
バイスと、バイポーラトランジスタと、MOSFETとが同一
チップに共存された半導体装置が得られる。
しかも、上記製造方法では、第3の半導体領域および第
7の半導体領域をそれぞれ、第1の半導体領域、第2の
半導体領域、第6の半導体領域と同時に形成する。この
ため、製品としての信頼性を維持させるために電荷転送
デバイスの周囲を囲んで設けられる、第3の半導体領域
および第7の半導体領域をそれぞれ、製造工程を増加さ
せることなく得ることができる。
7の半導体領域をそれぞれ、第1の半導体領域、第2の
半導体領域、第6の半導体領域と同時に形成する。この
ため、製品としての信頼性を維持させるために電荷転送
デバイスの周囲を囲んで設けられる、第3の半導体領域
および第7の半導体領域をそれぞれ、製造工程を増加さ
せることなく得ることができる。
(実施例) 以下、図面を参照して、この発明の一実施例に係わる電
荷転送デバイスを含む半導体装置の製造方法について説
明する。
荷転送デバイスを含む半導体装置の製造方法について説
明する。
第1図(a)ないし第1図(n)は、この発明の一実施
例に係わる電荷転送デバイスを含む半導体装置の製造方
法について、製造工程順に示した断面図である。
例に係わる電荷転送デバイスを含む半導体装置の製造方
法について、製造工程順に示した断面図である。
まず、第1図(a)に示すように、例えばp型半導体基
板1上に、図示しない酸化膜を形成し、この酸化膜を、
例えばホトレジストを用いた写真蝕刻法により、高濃度
n+型埋込層パターンにパターニングする。次に、この図
示しない酸化膜による高濃度n+型埋込層パターンをマス
クにして、例えばn型不純物であるヒ素(As)をイオン
注入することにより、高濃度n+型埋込層2を形成する。
次に、全面に、例えばCVD法により、p型エピタキシャ
ル層3を形成する。このp型エピタキシャル層3の不純
物濃度は、CCDに最適な濃度に設定する。
板1上に、図示しない酸化膜を形成し、この酸化膜を、
例えばホトレジストを用いた写真蝕刻法により、高濃度
n+型埋込層パターンにパターニングする。次に、この図
示しない酸化膜による高濃度n+型埋込層パターンをマス
クにして、例えばn型不純物であるヒ素(As)をイオン
注入することにより、高濃度n+型埋込層2を形成する。
次に、全面に、例えばCVD法により、p型エピタキシャ
ル層3を形成する。このp型エピタキシャル層3の不純
物濃度は、CCDに最適な濃度に設定する。
次に、第1図(b)に示すように、p型エピタキシャル
層3上に、例えば熱酸化法を用いて、酸素雰囲気中、温
度950℃で熱処理することにより、厚さ500Å程度の酸化
膜5を形成する。次に、図示しないホトレジストを塗布
し、写真蝕刻法により、この図示しないホトレジスト
に、n型ウェル領域パターンを形成する。次に、このn
型ウェル領域パターンが形成された図示しないホトレジ
ストをマスクに、例えばn型の不純物であるリン(P)
を、加速電圧100KeV、ドーズ量2.0×1012cm-2の条件で
イオン注入する。次に、このイオン注入されたリンを、
例えば窒素雰囲気中、温度1100℃、5時間熱処理するこ
とにより、上記高濃度n+型埋込層2届くようにn型ウェ
ル領域4を形成する。
層3上に、例えば熱酸化法を用いて、酸素雰囲気中、温
度950℃で熱処理することにより、厚さ500Å程度の酸化
膜5を形成する。次に、図示しないホトレジストを塗布
し、写真蝕刻法により、この図示しないホトレジスト
に、n型ウェル領域パターンを形成する。次に、このn
型ウェル領域パターンが形成された図示しないホトレジ
ストをマスクに、例えばn型の不純物であるリン(P)
を、加速電圧100KeV、ドーズ量2.0×1012cm-2の条件で
イオン注入する。次に、このイオン注入されたリンを、
例えば窒素雰囲気中、温度1100℃、5時間熱処理するこ
とにより、上記高濃度n+型埋込層2届くようにn型ウェ
ル領域4を形成する。
次に、第1図(c)に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、npn型バイポーラトランジスタのコ
レクタ取り出し領域、および電荷転送デバイスとしてBC
CD(Bulk CCD)形成領域周囲に形成する高濃度n+型領
域パターンを形成する。次に、これらのパターンが形成
された図示しないホトレジストをマスクに、例えばn型
不純物であるリンを、加速電圧50keV、ドーズ量5.0×10
15cm-2の条件でイオン注入する。次に、例えばCVD法に
より、アウトデュフュージョン防止用のキャップとし
て、図示しないCVD酸化膜を、例えば4000Å程度形成す
る。次に、上記イオン注入されたリンを、例えば窒素雰
囲気中、温度1100℃、30分間熱処理することにより、上
記高濃度n型埋込層2に届くように高濃度n+型領域6を
形成する。次に、上記図示しないCVD酸化膜を除去す
る。
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、npn型バイポーラトランジスタのコ
レクタ取り出し領域、および電荷転送デバイスとしてBC
CD(Bulk CCD)形成領域周囲に形成する高濃度n+型領
域パターンを形成する。次に、これらのパターンが形成
された図示しないホトレジストをマスクに、例えばn型
不純物であるリンを、加速電圧50keV、ドーズ量5.0×10
15cm-2の条件でイオン注入する。次に、例えばCVD法に
より、アウトデュフュージョン防止用のキャップとし
て、図示しないCVD酸化膜を、例えば4000Å程度形成す
る。次に、上記イオン注入されたリンを、例えば窒素雰
囲気中、温度1100℃、30分間熱処理することにより、上
記高濃度n型埋込層2に届くように高濃度n+型領域6を
形成する。次に、上記図示しないCVD酸化膜を除去す
る。
次に、第1図(d)に示すように、全面に、例えば熱酸
化法を用いて、水素と酸素との混合雰囲気中で、温度95
0℃で熱処理することにより、厚さ900程度の下地酸化膜
7を形成する。次に、全面に、例えばCVD法により、窒
化膜8を、厚さ2000Å程度形成する。
化法を用いて、水素と酸素との混合雰囲気中で、温度95
0℃で熱処理することにより、厚さ900程度の下地酸化膜
7を形成する。次に、全面に、例えばCVD法により、窒
化膜8を、厚さ2000Å程度形成する。
次に、第1図(e)に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、素子分離領域パターンを形成する。
次に、この素子分離領域パターンの形成された図示しな
いホトレジストをマスクに、上記窒化膜8を除去する。
次に、図示しないホトレジストを塗布し、写真蝕刻法に
より、この図示しないホトレジストに、p型反転防止層
パターンを形成する。次に、このp型反転防止層パター
ンの形成された図示しないホトレジストをマスクに、p
型不純物であるボロンを、加速電圧50KeV、ドーズ量8.0
×1013cm-2の条件でイオン注入し、p型反転防止層9を
形成する。次に、p型反転防止層の形成された図示しな
いホトレジストを除去し、再度、図示しないホトレジス
トを塗布する。そして、この再度塗布された図示しない
ホトレジストに、写真蝕刻法により、n型反転防止層パ
ターンを形成し、n型不純物であるリンを加速電圧100K
eV、ドーズ量5.0×1012cm-2の条件で、n型反転防止層
(図示せず)を形成する。
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、素子分離領域パターンを形成する。
次に、この素子分離領域パターンの形成された図示しな
いホトレジストをマスクに、上記窒化膜8を除去する。
次に、図示しないホトレジストを塗布し、写真蝕刻法に
より、この図示しないホトレジストに、p型反転防止層
パターンを形成する。次に、このp型反転防止層パター
ンの形成された図示しないホトレジストをマスクに、p
型不純物であるボロンを、加速電圧50KeV、ドーズ量8.0
×1013cm-2の条件でイオン注入し、p型反転防止層9を
形成する。次に、p型反転防止層の形成された図示しな
いホトレジストを除去し、再度、図示しないホトレジス
トを塗布する。そして、この再度塗布された図示しない
ホトレジストに、写真蝕刻法により、n型反転防止層パ
ターンを形成し、n型不純物であるリンを加速電圧100K
eV、ドーズ量5.0×1012cm-2の条件で、n型反転防止層
(図示せず)を形成する。
次に、第1図(f)に示すように、耐酸化性膜である窒
化膜8をマスクに、熱酸化法を用いて、水素と酸素との
混合雰囲気中、温度1000℃で処理することにより、厚さ
9500Å程度の素子分離領域としてのフィールド酸化膜10
を形成する。次に、例えばNH4FによるCDE法により、上
記窒化膜8、および下地酸化膜7を除去する。
化膜8をマスクに、熱酸化法を用いて、水素と酸素との
混合雰囲気中、温度1000℃で処理することにより、厚さ
9500Å程度の素子分離領域としてのフィールド酸化膜10
を形成する。次に、例えばNH4FによるCDE法により、上
記窒化膜8、および下地酸化膜7を除去する。
次に、第1図(g)に示すように、全面に、例えば熱酸
化法を用いて、酸素と、塩酸との混合雰囲気中、温度95
0℃で熱処理することにより、厚さ670Å程度の第1ゲー
ト酸化膜11を形成する。次に、CCD、nチャネル型MOSFE
T、およびpチャネル型MOSFETに、所定のチャネルドー
プを行なう。
化法を用いて、酸素と、塩酸との混合雰囲気中、温度95
0℃で熱処理することにより、厚さ670Å程度の第1ゲー
ト酸化膜11を形成する。次に、CCD、nチャネル型MOSFE
T、およびpチャネル型MOSFETに、所定のチャネルドー
プを行なう。
次に、第1図(h)に示すように、全面に、例えばCVD
法により、第1のポリシリコン層12を、厚さ3900Å程度
形成する。次に、この第1のポリシリコン層12を、例え
ばn型の不純物であるPOCl3雰囲気中、温度1000℃で熱
処理し、導体化する。
法により、第1のポリシリコン層12を、厚さ3900Å程度
形成する。次に、この第1のポリシリコン層12を、例え
ばn型の不純物であるPOCl3雰囲気中、温度1000℃で熱
処理し、導体化する。
次に、第1図(i)に示すように、図示しないホトレジ
ストを塗布し、写真蝕刻法により、この図示しないホト
レジストに、第1ポリシリコン層12によるMOSFET、のゲ
ート、およびCCDの第1のゲートパターンを形成する。
次に、このゲートパターンの形成された図示しないホト
レジストをマスクとして、パターニングすることによ
り、MOSFETのゲート12′、およびCCDの第1のゲート1
2′を形成する。次に、ゲートパターンの形成された図
示しないホトレジストを除去し、再度図示しないホトレ
ジストを塗布する。そして、再度塗布された図示しない
ホトレジストに、写真蝕刻法により、npn型バイポーラ
トランジスタのp型内部ベース領域パターンを形成す
る。次に、このp型内部ベース領域パターンの形成され
た図示しないホトレジストをマスクに、p型不純物であ
るボロンを、加速電圧40KeV、ドーズ量3.0×1014cm-2の
条件でイオン注入し、p型内部ベース領域13を形成す
る。次に、例えば、窒素雰囲気中、温度900℃で30分
間、熱処理することにより、上記イオン注入された不純
物を活性化させる。
ストを塗布し、写真蝕刻法により、この図示しないホト
レジストに、第1ポリシリコン層12によるMOSFET、のゲ
ート、およびCCDの第1のゲートパターンを形成する。
次に、このゲートパターンの形成された図示しないホト
レジストをマスクとして、パターニングすることによ
り、MOSFETのゲート12′、およびCCDの第1のゲート1
2′を形成する。次に、ゲートパターンの形成された図
示しないホトレジストを除去し、再度図示しないホトレ
ジストを塗布する。そして、再度塗布された図示しない
ホトレジストに、写真蝕刻法により、npn型バイポーラ
トランジスタのp型内部ベース領域パターンを形成す
る。次に、このp型内部ベース領域パターンの形成され
た図示しないホトレジストをマスクに、p型不純物であ
るボロンを、加速電圧40KeV、ドーズ量3.0×1014cm-2の
条件でイオン注入し、p型内部ベース領域13を形成す
る。次に、例えば、窒素雰囲気中、温度900℃で30分
間、熱処理することにより、上記イオン注入された不純
物を活性化させる。
次に、第1図(j)に示すように、例えば、NH4Fによる
ウェットエッチングにより、基板(エピタキシャル層
3)上に形成された余分な酸化膜等を除去し、基板(エ
ピタキシャル層3)を露出させる。
ウェットエッチングにより、基板(エピタキシャル層
3)上に形成された余分な酸化膜等を除去し、基板(エ
ピタキシャル層3)を露出させる。
次に、第1図(k)に示すように、全面に、例えば熱酸
化法を用いて、酸素と、塩酸との混合雰囲気中、温度95
0℃で熱処理することにより、例えば厚さ670Å程度の第
2ゲート酸化膜14を形成する。
化法を用いて、酸素と、塩酸との混合雰囲気中、温度95
0℃で熱処理することにより、例えば厚さ670Å程度の第
2ゲート酸化膜14を形成する。
次に、第1図(1)に示すように、全面に、例えばCVD
法をにより、第2のポリシリコン層15を、厚さ3900Å程
度形成する。次に、この第2のポリシリコン層17を、例
えばn型の不純物であるPOCl3雰囲気中、温度1000℃で
処理し、導体化する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、この図示しないホトレジス
トに、第2のポリシリコン層12によるCCDの第2のゲー
トパターンを形成する。次に、このCCDの第2ゲートパ
ターンの形成された図示しないホトレジストをブロック
として、パターニングすることにより、CCDの第2のゲ
ート15を形成する。次に、CCDの第2ゲートパターンの
形成された図示しないホトレジストを除去し、再度、図
示しないホトレジストを塗布する。そして、再度塗布さ
れた図示しないホトレジストに、写真蝕刻法により、np
n型バイポーラトランジスタの高濃度n+型エミッタ領
域、nチャネル型MOSFETのソース/ドレイン領域、並び
にCCDの電荷が注入される部分、および電荷が蓄積され
る部分の高濃度n+型領域パターンを形成する。次に、高
濃度n+型領域パターンの形成された図示しないホトレジ
ストをマスクに、例えばn型不純物であるヒ素を、加速
電圧40KeV、ドーズ量5.0×1015cm-2の条件でイオン注入
し、高濃度n+型不純物領域16を形成する。次に、例えば
熱酸化法を用いて、酸素雰囲気中、温度1000℃で20分
間、熱処理することにより、CCDの第2ゲート15表面
に、後酸化膜17を形成する。
法をにより、第2のポリシリコン層15を、厚さ3900Å程
度形成する。次に、この第2のポリシリコン層17を、例
えばn型の不純物であるPOCl3雰囲気中、温度1000℃で
処理し、導体化する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、この図示しないホトレジス
トに、第2のポリシリコン層12によるCCDの第2のゲー
トパターンを形成する。次に、このCCDの第2ゲートパ
ターンの形成された図示しないホトレジストをブロック
として、パターニングすることにより、CCDの第2のゲ
ート15を形成する。次に、CCDの第2ゲートパターンの
形成された図示しないホトレジストを除去し、再度、図
示しないホトレジストを塗布する。そして、再度塗布さ
れた図示しないホトレジストに、写真蝕刻法により、np
n型バイポーラトランジスタの高濃度n+型エミッタ領
域、nチャネル型MOSFETのソース/ドレイン領域、並び
にCCDの電荷が注入される部分、および電荷が蓄積され
る部分の高濃度n+型領域パターンを形成する。次に、高
濃度n+型領域パターンの形成された図示しないホトレジ
ストをマスクに、例えばn型不純物であるヒ素を、加速
電圧40KeV、ドーズ量5.0×1015cm-2の条件でイオン注入
し、高濃度n+型不純物領域16を形成する。次に、例えば
熱酸化法を用いて、酸素雰囲気中、温度1000℃で20分
間、熱処理することにより、CCDの第2ゲート15表面
に、後酸化膜17を形成する。
次に、第1図(m)に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストにnpn型バイポーラトランジスタの外部
ベース領域、およびpチャネル型MOSFETのソース/ドレ
イン領域の高濃度p型領域パターンを形成する。次に、
高濃度p型領域パターンの形成された図示しないホトレ
ジストをマスクに、例えばp型不純物であるボロンを、
加速電圧40KeV、ドーズ量2.0×1015cm-2の条件でイオン
注入し、高濃度p+型領域18を形成する。次に、全面に、
例えばCVD法により、CVD酸化膜を、例えば3000Å程度、
BPSG膜を9000Å程度、PSG膜を2500Å程度形成した3層
構造を持つ層間絶縁膜19を形成する。例えばPOCl3雰囲
気中、温度950℃で熱処理することにより、リンゲッタ
を行なう。このとき、上記npn型バイポーラトランジス
タのエミッタ領域16が拡散される。
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストにnpn型バイポーラトランジスタの外部
ベース領域、およびpチャネル型MOSFETのソース/ドレ
イン領域の高濃度p型領域パターンを形成する。次に、
高濃度p型領域パターンの形成された図示しないホトレ
ジストをマスクに、例えばp型不純物であるボロンを、
加速電圧40KeV、ドーズ量2.0×1015cm-2の条件でイオン
注入し、高濃度p+型領域18を形成する。次に、全面に、
例えばCVD法により、CVD酸化膜を、例えば3000Å程度、
BPSG膜を9000Å程度、PSG膜を2500Å程度形成した3層
構造を持つ層間絶縁膜19を形成する。例えばPOCl3雰囲
気中、温度950℃で熱処理することにより、リンゲッタ
を行なう。このとき、上記npn型バイポーラトランジス
タのエミッタ領域16が拡散される。
次に、第1図(n)に示すように、図示しないホトレジ
ストを塗布し、写真蝕刻法により、この図示しないホト
レジストに、所定のコンタクト孔パターンを形成する。
次に、このコンタクト孔パターンの形成された図示しな
いホトレジストをマスクに、上記層間絶縁膜19を通し
て、コンタクト孔をCDE法と、RIE法とを用いて開孔す
る。次に、全面に、例えばスパッタ法により、アルミニ
ウム層20を形成する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、この図示しないホトレジス
トに、所定の電極パターンを形成する。次に、電極パタ
ーンの形成されたホトレジストをブロックとして、アル
ミニウム層20をパターニングすることにより、所定のア
ルミニウム電極20を形成する。同図(n)には、MOSFET
のソースをS、ドレインをD、npn型バイポーラトラン
ジスタのエミッタをE、ベースをB、およびコレクタを
Cとして図示している。この後、図示しないが、全面に
表面保護膜を形成し、所定の配線を施すことにより、こ
の発明の一実施例に係わる電荷転送デバイスを含む半導
体装置が製造される。
ストを塗布し、写真蝕刻法により、この図示しないホト
レジストに、所定のコンタクト孔パターンを形成する。
次に、このコンタクト孔パターンの形成された図示しな
いホトレジストをマスクに、上記層間絶縁膜19を通し
て、コンタクト孔をCDE法と、RIE法とを用いて開孔す
る。次に、全面に、例えばスパッタ法により、アルミニ
ウム層20を形成する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、この図示しないホトレジス
トに、所定の電極パターンを形成する。次に、電極パタ
ーンの形成されたホトレジストをブロックとして、アル
ミニウム層20をパターニングすることにより、所定のア
ルミニウム電極20を形成する。同図(n)には、MOSFET
のソースをS、ドレインをD、npn型バイポーラトラン
ジスタのエミッタをE、ベースをB、およびコレクタを
Cとして図示している。この後、図示しないが、全面に
表面保護膜を形成し、所定の配線を施すことにより、こ
の発明の一実施例に係わる電荷転送デバイスを含む半導
体装置が製造される。
このような、電荷転送デバイスを含む半導体装置および
その製造方法によれば、CCD、すなわち、電荷転送デバ
イスの周囲をn型領域で囲み、このn型領域を適当な電
位にバイアスすることにより、電荷転送デバイスのクロ
ックの漏れが、このn型領域に吸収される。このことか
ら、電荷転送デバイスと、バイポーラトランジスタと
を、製品としての信頼性を低下させることなく、同一チ
ップ上に形成することが可能となる。したがって、従
来、MOSFETにて構成されていた、サンプルホールド回路
や、出力回路等のオペアンプを、バイポーラトランジス
タにより構成することが可能となる。よって、オペアン
プの出力の直線性が改善できる。特に、電源電圧の5V化
においても、その直線性が劣化することがなく、ダイソ
ートテスト時の歩留りが向上する。この電源電圧5V時の
歩留りの例を示すと、例えば従来のサンプルホールド回
路や、出力回路等のオペアンプがMOSFETで構成されてい
た場合、歩留りが約70%であった点が、バイポーラトラ
ンジスタに置き換えることにより、約90%まで改善する
ことができる。さらに、電源電圧が5Vとなることによ
り、低消費電力化、電源電圧の均一化が達成される。ま
た、従来、別チップに形成されていた、例えば電荷転送
デバイスの信号処理回路といった、バイポーラICをも同
一チップ上に形成することが可能となる。このことか
ら、スペースメリット、製造コストダウン、および機能
の拡大がなされ、システムの簡略化も達成される。ま
た、別チップ同士を接続する配線がなくなることから
も、歩留りが向上し、信頼性も向上する。
その製造方法によれば、CCD、すなわち、電荷転送デバ
イスの周囲をn型領域で囲み、このn型領域を適当な電
位にバイアスすることにより、電荷転送デバイスのクロ
ックの漏れが、このn型領域に吸収される。このことか
ら、電荷転送デバイスと、バイポーラトランジスタと
を、製品としての信頼性を低下させることなく、同一チ
ップ上に形成することが可能となる。したがって、従
来、MOSFETにて構成されていた、サンプルホールド回路
や、出力回路等のオペアンプを、バイポーラトランジス
タにより構成することが可能となる。よって、オペアン
プの出力の直線性が改善できる。特に、電源電圧の5V化
においても、その直線性が劣化することがなく、ダイソ
ートテスト時の歩留りが向上する。この電源電圧5V時の
歩留りの例を示すと、例えば従来のサンプルホールド回
路や、出力回路等のオペアンプがMOSFETで構成されてい
た場合、歩留りが約70%であった点が、バイポーラトラ
ンジスタに置き換えることにより、約90%まで改善する
ことができる。さらに、電源電圧が5Vとなることによ
り、低消費電力化、電源電圧の均一化が達成される。ま
た、従来、別チップに形成されていた、例えば電荷転送
デバイスの信号処理回路といった、バイポーラICをも同
一チップ上に形成することが可能となる。このことか
ら、スペースメリット、製造コストダウン、および機能
の拡大がなされ、システムの簡略化も達成される。ま
た、別チップ同士を接続する配線がなくなることから
も、歩留りが向上し、信頼性も向上する。
[発明の効果] 以上説明したように、この発明によれば、製品としての
信頼性が低下されることなく、電荷電送デバイスと、バ
イポーラトランジスタと、MOSFETとが同一チップに共存
された電荷転送デバイスを含む半導体装置の製造方法を
提供できる。
信頼性が低下されることなく、電荷電送デバイスと、バ
イポーラトランジスタと、MOSFETとが同一チップに共存
された電荷転送デバイスを含む半導体装置の製造方法を
提供できる。
第1図(a)ないし第1図(n)はこの発明の一実施例
に係わる半導体装置の製造方法を製造工程順に示した断
面図である。 1……p型半導体基板、2……n+型埋込層、3……p型
エピタキシャル層、4……n型ウェル領域、5……酸化
膜、6……n+型領域、7……酸化膜、8……窒化膜、9
……p型反転防止層、10……フィールド酸化膜、11……
第1ゲート酸化膜、12……第1ポリシリコン層、12′…
…ゲート、13……p型内部ベース領域、14……第2ゲー
ト酸化膜、15……第2ポリシリコン層、16……n+型領
域、17……酸化膜、18……p+型領域、19……層間絶縁
膜、20……アルミニウム層。
に係わる半導体装置の製造方法を製造工程順に示した断
面図である。 1……p型半導体基板、2……n+型埋込層、3……p型
エピタキシャル層、4……n型ウェル領域、5……酸化
膜、6……n+型領域、7……酸化膜、8……窒化膜、9
……p型反転防止層、10……フィールド酸化膜、11……
第1ゲート酸化膜、12……第1ポリシリコン層、12′…
…ゲート、13……p型内部ベース領域、14……第2ゲー
ト酸化膜、15……第2ポリシリコン層、16……n+型領
域、17……酸化膜、18……p+型領域、19……層間絶縁
膜、20……アルミニウム層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/06 27/092 29/762 7514−4M H01L 27/06 101 B
Claims (1)
- 【請求項1】第1導電型の半導体基板の表面に、第2導
電型の不純物が導入された第1、第2、第3の半導体領
域を同時に形成する工程と、 前記基板の表面上に、第1導電型の半導体層を形成する
工程と、 前記半導体層に、前記第1の半導体領域に達する第2導
電型の第4の半導体領域、および前記第2の半導体領域
に達する第2導電型の第5の半導体領域を同時に形成す
る工程と、 前記第4の半導体領域に前記第1の半導体領域に達する
前記第4の半導体領域よりも高濃度の第6の半導体領
域、および前記半導体層に前記第3の半導体領域の周縁
部分に達するとともに前記第3の半導体領域上の前記半
導体層を島状に分離する第7の半導体領域を同時に形成
する工程と、 前記半導体層に第2導電型のMOSFET、前記第4の半導体
領域にこの第4の半導体領域をコレクタとするバイポー
ラトランジスタ、前記第5の半導体領域に第1導電型の
MOSFET、および前記半導体層のうち、前記第3の半導体
領域および前記第7の半導体領域によって島状に分離さ
れた領域に電荷転送デバイスをそれぞれ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1093607A JPH0770615B2 (ja) | 1989-04-13 | 1989-04-13 | 電荷転送デバイスを含む半導体装置の製造方法 |
EP90107033A EP0392536B1 (en) | 1989-04-13 | 1990-04-12 | Semiconductor device having CCD and its peripheral bipolar transistors and method of manufacturing the same |
DE1990630980 DE69030980T2 (de) | 1989-04-13 | 1990-04-12 | Halbleiteranordnung mit CCD und dessen peripheren Bipolartransistoren und Verfahren zu dessen Herstellung |
US07/837,091 US5286986A (en) | 1989-04-13 | 1992-02-18 | Semiconductor device having CCD and its peripheral bipolar transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1093607A JPH0770615B2 (ja) | 1989-04-13 | 1989-04-13 | 電荷転送デバイスを含む半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02271661A JPH02271661A (ja) | 1990-11-06 |
JPH0770615B2 true JPH0770615B2 (ja) | 1995-07-31 |
Family
ID=14087017
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1093607A Expired - Fee Related JPH0770615B2 (ja) | 1989-04-13 | 1989-04-13 | 電荷転送デバイスを含む半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0392536B1 (ja) |
JP (1) | JPH0770615B2 (ja) |
DE (1) | DE69030980T2 (ja) |
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JPH07109860B2 (ja) * | 1990-01-19 | 1995-11-22 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
US5260228A (en) * | 1990-01-19 | 1993-11-09 | Kabushiki Kaisha Toshiba | Method of making a semiconductor device having a charge transfer device, MOSFETs, and bipolar transistors |
JPH07109861B2 (ja) * | 1990-01-19 | 1995-11-22 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
JP2642523B2 (ja) * | 1991-03-19 | 1997-08-20 | 株式会社東芝 | 電荷結合素子を持つ半導体集積回路装置の製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2541510A1 (de) * | 1974-09-17 | 1976-03-25 | Westinghouse Electric Corp | Verarbeitungssystem fuer diskrete analogsignale |
US4152715A (en) * | 1977-11-28 | 1979-05-01 | The United States Of America As Represented By The Secretary Of The Army | Silicon base CCD-bipolar transistor compatible methods and products |
US4253168A (en) * | 1978-10-23 | 1981-02-24 | Westinghouse Electric Corp. | CCD Signal processor |
EP0067661A1 (en) * | 1981-06-15 | 1982-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
JPS60132367A (ja) * | 1983-12-20 | 1985-07-15 | Nec Corp | 電荷転送装置 |
JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
JPS6153762A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体集積回路装置 |
US4642877A (en) * | 1985-07-01 | 1987-02-17 | Texas Instruments Incorporated | Method for making charge coupled device (CCD)-complementary metal oxide semiconductor (CMOS) devices |
JPS6442165A (en) * | 1987-08-07 | 1989-02-14 | Fujitsu Ltd | Coms semiconductor ic device |
-
1989
- 1989-04-13 JP JP1093607A patent/JPH0770615B2/ja not_active Expired - Fee Related
-
1990
- 1990-04-12 EP EP90107033A patent/EP0392536B1/en not_active Expired - Lifetime
- 1990-04-12 DE DE1990630980 patent/DE69030980T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02271661A (ja) | 1990-11-06 |
EP0392536A2 (en) | 1990-10-17 |
DE69030980D1 (de) | 1997-08-07 |
DE69030980T2 (de) | 1997-11-27 |
EP0392536B1 (en) | 1997-07-02 |
EP0392536A3 (en) | 1991-09-04 |
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Date | Code | Title | Description |
---|---|---|---|
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