JPH0770615B2 - 電荷転送デバイスを含む半導体装置の製造方法 - Google Patents

電荷転送デバイスを含む半導体装置の製造方法

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JPH0770615B2
JPH0770615B2 JP1093607A JP9360789A JPH0770615B2 JP H0770615 B2 JPH0770615 B2 JP H0770615B2 JP 1093607 A JP1093607 A JP 1093607A JP 9360789 A JP9360789 A JP 9360789A JP H0770615 B2 JPH0770615 B2 JP H0770615B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電荷転送デバイスを含む半導体装置および
その製造方法に係わり、特に電荷転送デバイスと、バイ
ポーラトランジスタと、MOSFETとを同一チップに有した
装置の製造方法に関する。
（従来の技術） 従来、電荷転送デバイスのひとつであるCCDは、ｎチャ
ネル型MOSFETと共に１チップ上に形成されている。この
ような、CCDと共に形成されているｎチャネル型MOSFET
は、CCDディレイラインとCCD駆動回路、サンプルホール
ド回路、出力回路、クロックドライバー回路等を構成し
ている。また、その電源電圧は、12V、あるいは9V仕様
であった。最近では、低消費電力化に伴い、MOSFETのCM
OS化、また、同時に、別チップ上に形成されているバイ
ポーラICと電源電圧を揃えるために、電源電圧の5V化が
行われている。
しかしながら、電源電圧が5V仕様と低くなってくると、
従来の12V、9V仕様に比較し、MOSFETで構成されている
サンプルホールド回路や、出力回路等のオペアンプの出
力の直線性が悪くなる。したがって、ダイソートテスト
時において、特性不良により、歩留りが悪くなってしま
う。また、CCDを用いたCCDディレイラインにおいては、
周知の如く、信号を遅らせる機能のみであり、この信号
を処理する回路は、ほとんどが別チップ上に形成されて
いるバイポーラICとなっている。
ここで、CCDと、バイポーラトランジスタとを同一チッ
プ上に形成し、例えばMOSFETにより形成されているサン
プルホールド回路や、出力回路等のオペアンプを、動作
の速いバイポーラトランジスタに置換えれば、出力特性
の直線性が悪かった点を改善でき、歩留りの向上、およ
び高性能化が可能となる。さらに、CCDの信号を処理す
るバイポーラICをも同一チップ上に形成すれば、スペー
スメリット、製造コストダウン、機能拡大、およびシス
テムの簡略化を達成することができる。
ところが、CCDが存在していることにより、このCCDの電
荷転送における転送クロックの漏れ等が原因で、CCD
と、バイポーラトランジスタとを同一チップ上に存在さ
せることが困難であった。これは、バイポーラトランジ
スタが、転送クロックの漏れの影響を著しく受け、その
特性に悪影響を及し、製品としての信頼性が不充分とな
っていた。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、その
目的は、製品としての信頼性が低下されることなく、電
荷転送デバイスと、バイポーラトランジスタと、MOSFET
とが同一チップに共存された電荷転送デバイスを含む半
導体装置の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電型
の半導体基板の表面に第２導電型の不純物が導入された
第１、第２、第３の半導体領域を同時に形成し、この基
板の表面上に第１導電型の半導体層を形成し、この半導
体層に第１の半導体領域に達する第２導電型の第４の半
導体領域および第２の半導体領域に達する第２導電型の
第５の半導体領域を同時に形成し、第４の半導体領域に
第１の半導体領域に達する第４の半導体領域よりも高濃
度の第６の半導体領域および半導体層に第３の半導体領
域の周縁部分に達するとともに第３の半導体領域上の半
導体層を島状に分離する第７の半導体領域を同時に形成
し、半導体層に第２導電型のMOSFET、第４の半導体領域
にこの第４の半導体領域をコレクタとするバイポーラト
ランジスタ、第５の半導体領域に第１導電型のMOSFET、
および半導体層のうち、第３の半導体領域および第７の
半導体領域によって島状に分離された領域に電荷転送デ
バイスをそれぞれ形成することを特徴としている。
（作用） 上記構成を有する電荷転送デバイスを含む半導体装置の
製造方法であると、電荷転送デバイスの基板部分を、第
３の半導体領域および第７の半導体領域によって囲むこ
とができる。この構成によって、電荷転送デバイスが電
荷を転送する際に発生させる転送クロックの漏れの影響
を、バイポーラトランジスタが受け難くすることができ
る。電荷転送デバイスの基板部分が、バイポーラトラン
ジスタのコレクタより分離されるためである。従って、
製品としての信頼性が低下されることなく、電荷転送デ
バイスと、バイポーラトランジスタと、MOSFETとが同一
チップに共存された半導体装置が得られる。
しかも、上記製造方法では、第３の半導体領域および第
７の半導体領域をそれぞれ、第１の半導体領域、第２の
半導体領域、第６の半導体領域と同時に形成する。この
ため、製品としての信頼性を維持させるために電荷転送
デバイスの周囲を囲んで設けられる、第３の半導体領域
および第７の半導体領域をそれぞれ、製造工程を増加さ
せることなく得ることができる。
（実施例） 以下、図面を参照して、この発明の一実施例に係わる電
荷転送デバイスを含む半導体装置の製造方法について説
明する。
第１図（ａ）ないし第１図（ｎ）は、この発明の一実施
例に係わる電荷転送デバイスを含む半導体装置の製造方
法について、製造工程順に示した断面図である。
まず、第１図（ａ）に示すように、例えばｐ型半導体基
板１上に、図示しない酸化膜を形成し、この酸化膜を、
例えばホトレジストを用いた写真蝕刻法により、高濃度
n+型埋込層パターンにパターニングする。次に、この図
示しない酸化膜による高濃度n+型埋込層パターンをマス
クにして、例えばｎ型不純物であるヒ素（As）をイオン
注入することにより、高濃度n+型埋込層２を形成する。
次に、全面に、例えばCVD法により、ｐ型エピタキシャ
ル層３を形成する。このｐ型エピタキシャル層３の不純
物濃度は、CCDに最適な濃度に設定する。
次に、第１図（ｂ）に示すように、ｐ型エピタキシャル
層３上に、例えば熱酸化法を用いて、酸素雰囲気中、温
度950℃で熱処理することにより、厚さ500Å程度の酸化
膜５を形成する。次に、図示しないホトレジストを塗布
し、写真蝕刻法により、この図示しないホトレジスト
に、ｎ型ウェル領域パターンを形成する。次に、このｎ
型ウェル領域パターンが形成された図示しないホトレジ
ストをマスクに、例えばｎ型の不純物であるリン（Ｐ）
を、加速電圧100KeV、ドーズ量2.0×1012cm-2の条件で
イオン注入する。次に、このイオン注入されたリンを、
例えば窒素雰囲気中、温度1100℃、５時間熱処理するこ
とにより、上記高濃度n+型埋込層２届くようにｎ型ウェ
ル領域４を形成する。
次に、第１図（ｃ）に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、npn型バイポーラトランジスタのコ
レクタ取り出し領域、および電荷転送デバイスとしてBC
CD（Bulk CCD）形成領域周囲に形成する高濃度n+型領
域パターンを形成する。次に、これらのパターンが形成
された図示しないホトレジストをマスクに、例えばｎ型
不純物であるリンを、加速電圧50keV、ドーズ量5.0×10
15cm-2の条件でイオン注入する。次に、例えばCVD法に
より、アウトデュフュージョン防止用のキャップとし
て、図示しないCVD酸化膜を、例えば4000Å程度形成す
る。次に、上記イオン注入されたリンを、例えば窒素雰
囲気中、温度1100℃、30分間熱処理することにより、上
記高濃度ｎ型埋込層２に届くように高濃度n+型領域６を
形成する。次に、上記図示しないCVD酸化膜を除去す
る。
次に、第１図（ｄ）に示すように、全面に、例えば熱酸
化法を用いて、水素と酸素との混合雰囲気中で、温度95
0℃で熱処理することにより、厚さ900程度の下地酸化膜
７を形成する。次に、全面に、例えばCVD法により、窒
化膜８を、厚さ2000Å程度形成する。
次に、第１図（ｅ）に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストに、素子分離領域パターンを形成する。
次に、この素子分離領域パターンの形成された図示しな
いホトレジストをマスクに、上記窒化膜８を除去する。
次に、図示しないホトレジストを塗布し、写真蝕刻法に
より、この図示しないホトレジストに、ｐ型反転防止層
パターンを形成する。次に、このｐ型反転防止層パター
ンの形成された図示しないホトレジストをマスクに、ｐ
型不純物であるボロンを、加速電圧50KeV、ドーズ量8.0
×1013cm-2の条件でイオン注入し、ｐ型反転防止層９を
形成する。次に、ｐ型反転防止層の形成された図示しな
いホトレジストを除去し、再度、図示しないホトレジス
トを塗布する。そして、この再度塗布された図示しない
ホトレジストに、写真蝕刻法により、ｎ型反転防止層パ
ターンを形成し、ｎ型不純物であるリンを加速電圧100K
eV、ドーズ量5.0×1012cm-2の条件で、ｎ型反転防止層
（図示せず）を形成する。
次に、第１図（ｆ）に示すように、耐酸化性膜である窒
化膜８をマスクに、熱酸化法を用いて、水素と酸素との
混合雰囲気中、温度1000℃で処理することにより、厚さ
9500Å程度の素子分離領域としてのフィールド酸化膜10
を形成する。次に、例えばNH4FによるCDE法により、上
記窒化膜８、および下地酸化膜７を除去する。
次に、第１図（ｇ）に示すように、全面に、例えば熱酸
化法を用いて、酸素と、塩酸との混合雰囲気中、温度95
0℃で熱処理することにより、厚さ670Å程度の第１ゲー
ト酸化膜11を形成する。次に、CCD、ｎチャネル型MOSFE
T、およびｐチャネル型MOSFETに、所定のチャネルドー
プを行なう。
次に、第１図（ｈ）に示すように、全面に、例えばCVD
法により、第１のポリシリコン層12を、厚さ3900Å程度
形成する。次に、この第１のポリシリコン層12を、例え
ばｎ型の不純物であるPOCl3雰囲気中、温度1000℃で熱
処理し、導体化する。
次に、第１図（ｉ）に示すように、図示しないホトレジ
ストを塗布し、写真蝕刻法により、この図示しないホト
レジストに、第１ポリシリコン層12によるMOSFET、のゲ
ート、およびCCDの第１のゲートパターンを形成する。
次に、このゲートパターンの形成された図示しないホト
レジストをマスクとして、パターニングすることによ
り、MOSFETのゲート12′、およびCCDの第１のゲート1
2′を形成する。次に、ゲートパターンの形成された図
示しないホトレジストを除去し、再度図示しないホトレ
ジストを塗布する。そして、再度塗布された図示しない
ホトレジストに、写真蝕刻法により、npn型バイポーラ
トランジスタのｐ型内部ベース領域パターンを形成す
る。次に、このｐ型内部ベース領域パターンの形成され
た図示しないホトレジストをマスクに、ｐ型不純物であ
るボロンを、加速電圧40KeV、ドーズ量3.0×1014cm-2の
条件でイオン注入し、ｐ型内部ベース領域13を形成す
る。次に、例えば、窒素雰囲気中、温度900℃で30分
間、熱処理することにより、上記イオン注入された不純
物を活性化させる。
次に、第１図（ｊ）に示すように、例えば、NH4Fによる
ウェットエッチングにより、基板（エピタキシャル層
３）上に形成された余分な酸化膜等を除去し、基板（エ
ピタキシャル層３）を露出させる。
次に、第１図（ｋ）に示すように、全面に、例えば熱酸
化法を用いて、酸素と、塩酸との混合雰囲気中、温度95
0℃で熱処理することにより、例えば厚さ670Å程度の第
２ゲート酸化膜14を形成する。
次に、第１図（１）に示すように、全面に、例えばCVD
法をにより、第２のポリシリコン層15を、厚さ3900Å程
度形成する。次に、この第２のポリシリコン層17を、例
えばｎ型の不純物であるPOCl3雰囲気中、温度1000℃で
処理し、導体化する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、この図示しないホトレジス
トに、第２のポリシリコン層12によるCCDの第２のゲー
トパターンを形成する。次に、このCCDの第２ゲートパ
ターンの形成された図示しないホトレジストをブロック
として、パターニングすることにより、CCDの第２のゲ
ート15を形成する。次に、CCDの第２ゲートパターンの
形成された図示しないホトレジストを除去し、再度、図
示しないホトレジストを塗布する。そして、再度塗布さ
れた図示しないホトレジストに、写真蝕刻法により、np
n型バイポーラトランジスタの高濃度n+型エミッタ領
域、ｎチャネル型MOSFETのソース／ドレイン領域、並び
にCCDの電荷が注入される部分、および電荷が蓄積され
る部分の高濃度n+型領域パターンを形成する。次に、高
濃度n+型領域パターンの形成された図示しないホトレジ
ストをマスクに、例えばｎ型不純物であるヒ素を、加速
電圧40KeV、ドーズ量5.0×1015cm-2の条件でイオン注入
し、高濃度n+型不純物領域16を形成する。次に、例えば
熱酸化法を用いて、酸素雰囲気中、温度1000℃で20分
間、熱処理することにより、CCDの第２ゲート15表面
に、後酸化膜17を形成する。
次に、第１図（ｍ）に示すように、例えば図示しないホ
トレジストを塗布し、写真蝕刻法により、この図示しな
いホトレジストにnpn型バイポーラトランジスタの外部
ベース領域、およびｐチャネル型MOSFETのソース／ドレ
イン領域の高濃度ｐ型領域パターンを形成する。次に、
高濃度ｐ型領域パターンの形成された図示しないホトレ
ジストをマスクに、例えばｐ型不純物であるボロンを、
加速電圧40KeV、ドーズ量2.0×1015cm-2の条件でイオン
注入し、高濃度p+型領域18を形成する。次に、全面に、
例えばCVD法により、CVD酸化膜を、例えば3000Å程度、
BPSG膜を9000Å程度、PSG膜を2500Å程度形成した３層
構造を持つ層間絶縁膜19を形成する。例えばPOCl3雰囲
気中、温度950℃で熱処理することにより、リンゲッタ
を行なう。このとき、上記npn型バイポーラトランジス
タのエミッタ領域16が拡散される。
次に、第１図（ｎ）に示すように、図示しないホトレジ
ストを塗布し、写真蝕刻法により、この図示しないホト
レジストに、所定のコンタクト孔パターンを形成する。
次に、このコンタクト孔パターンの形成された図示しな
いホトレジストをマスクに、上記層間絶縁膜19を通し
て、コンタクト孔をCDE法と、RIE法とを用いて開孔す
る。次に、全面に、例えばスパッタ法により、アルミニ
ウム層20を形成する。次に、図示しないホトレジストを
塗布し、写真蝕刻法により、この図示しないホトレジス
トに、所定の電極パターンを形成する。次に、電極パタ
ーンの形成されたホトレジストをブロックとして、アル
ミニウム層20をパターニングすることにより、所定のア
ルミニウム電極20を形成する。同図（ｎ）には、MOSFET
のソースをＳ、ドレインをＤ、npn型バイポーラトラン
ジスタのエミッタをＥ、ベースをＢ、およびコレクタを
Ｃとして図示している。この後、図示しないが、全面に
表面保護膜を形成し、所定の配線を施すことにより、こ
の発明の一実施例に係わる電荷転送デバイスを含む半導
体装置が製造される。
このような、電荷転送デバイスを含む半導体装置および
その製造方法によれば、CCD、すなわち、電荷転送デバ
イスの周囲をｎ型領域で囲み、このｎ型領域を適当な電
位にバイアスすることにより、電荷転送デバイスのクロ
ックの漏れが、このｎ型領域に吸収される。このことか
ら、電荷転送デバイスと、バイポーラトランジスタと
を、製品としての信頼性を低下させることなく、同一チ
ップ上に形成することが可能となる。したがって、従
来、MOSFETにて構成されていた、サンプルホールド回路
や、出力回路等のオペアンプを、バイポーラトランジス
タにより構成することが可能となる。よって、オペアン
プの出力の直線性が改善できる。特に、電源電圧の5V化
においても、その直線性が劣化することがなく、ダイソ
ートテスト時の歩留りが向上する。この電源電圧5V時の
歩留りの例を示すと、例えば従来のサンプルホールド回
路や、出力回路等のオペアンプがMOSFETで構成されてい
た場合、歩留りが約70％であった点が、バイポーラトラ
ンジスタに置き換えることにより、約90％まで改善する
ことができる。さらに、電源電圧が5Vとなることによ
り、低消費電力化、電源電圧の均一化が達成される。ま
た、従来、別チップに形成されていた、例えば電荷転送
デバイスの信号処理回路といった、バイポーラICをも同
一チップ上に形成することが可能となる。このことか
ら、スペースメリット、製造コストダウン、および機能
の拡大がなされ、システムの簡略化も達成される。ま
た、別チップ同士を接続する配線がなくなることから
も、歩留りが向上し、信頼性も向上する。
［発明の効果］ 以上説明したように、この発明によれば、製品としての
信頼性が低下されることなく、電荷電送デバイスと、バ
イポーラトランジスタと、MOSFETとが同一チップに共存
された電荷転送デバイスを含む半導体装置の製造方法を
提供できる。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｎ）はこの発明の一実施例
に係わる半導体装置の製造方法を製造工程順に示した断
面図である。 １……ｐ型半導体基板、２……n+型埋込層、３……ｐ型
エピタキシャル層、４……ｎ型ウェル領域、５……酸化
膜、６……n+型領域、７……酸化膜、８……窒化膜、９
……ｐ型反転防止層、10……フィールド酸化膜、11……
第１ゲート酸化膜、12……第１ポリシリコン層、12′…
…ゲート、13……ｐ型内部ベース領域、14……第２ゲー
ト酸化膜、15……第２ポリシリコン層、16……n+型領
域、17……酸化膜、18……p+型領域、19……層間絶縁
膜、20……アルミニウム層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 27/092 29/762 7514−4Ｍ Ｈ０１Ｌ 27/06 １０１ Ｂ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板の表面に、第２導
    電型の不純物が導入された第１、第２、第３の半導体領
    域を同時に形成する工程と、 前記基板の表面上に、第１導電型の半導体層を形成する
    工程と、 前記半導体層に、前記第１の半導体領域に達する第２導
    電型の第４の半導体領域、および前記第２の半導体領域
    に達する第２導電型の第５の半導体領域を同時に形成す
    る工程と、 前記第４の半導体領域に前記第１の半導体領域に達する
    前記第４の半導体領域よりも高濃度の第６の半導体領
    域、および前記半導体層に前記第３の半導体領域の周縁
    部分に達するとともに前記第３の半導体領域上の前記半
    導体層を島状に分離する第７の半導体領域を同時に形成
    する工程と、 前記半導体層に第２導電型のMOSFET、前記第４の半導体
    領域にこの第４の半導体領域をコレクタとするバイポー
    ラトランジスタ、前記第５の半導体領域に第１導電型の
    MOSFET、および前記半導体層のうち、前記第３の半導体
    領域および前記第７の半導体領域によって島状に分離さ
    れた領域に電荷転送デバイスをそれぞれ形成する工程と を具備することを特徴とする電荷転送デバイスを含む半
    導体装置の製造方法。
JP1093607A 1989-04-13 1989-04-13 電荷転送デバイスを含む半導体装置の製造方法 Expired - Fee Related JPH0770615B2 (ja)

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