JPH03201484A - ラテラル―ｄｍｏｓの製造方法 - Google Patents
ラテラル―ｄｍｏｓの製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、低オン抵抗で、かつ、耐圧の高いラテラル−
ＤＭＯ３の製造方法に関する。
ＤＭＯ３の製造方法に関する。
［従来の技術］
モノリシックＩＣにおいて出力段のドライバー等に用い
るＭＯＳに、低オン抵抗を実現したラテラル（Ｌａｔｅ
ｒａｌ） −Ｄ Ｍ ＯＳ （以後ＬＤＭＯ３と記す）
がある。
るＭＯＳに、低オン抵抗を実現したラテラル（Ｌａｔｅ
ｒａｌ） −Ｄ Ｍ ＯＳ （以後ＬＤＭＯ３と記す）
がある。
従来の低オン抵抗を実現したＬＤＭＯ３においては、耐
圧が低いという点があげられる。
圧が低いという点があげられる。
第３図は従来の典型的なこの種ＬＤＭＯ３の構造を示す
。
。
図において１はＮ−ドリフト領域、２はゲート酸化膜、
３はポリシリコンゲート電極、４はＰ−タブのＰ−領域
、５はＮ１ドレイン領域、６はＮ゛ソース領域７はＰ４
拡散領域、８は層間絶縁膜、９はＡ℃電極、１０は空乏
層である。
３はポリシリコンゲート電極、４はＰ−タブのＰ−領域
、５はＮ１ドレイン領域、６はＮ゛ソース領域７はＰ４
拡散領域、８は層間絶縁膜、９はＡ℃電極、１０は空乏
層である。
従来のこの種ＬＤＭＯ５では、ポリシリコンゲート電極
３をマスクにして、チャネル領域のＰ−タブのＰ−領域
とＮ４ソース領域６とをセルファライン２重拡散で、さ
らに、Ｎ゛ドレイン領域５をセルファラインで形成する
方法を採ってきた。
３をマスクにして、チャネル領域のＰ−タブのＰ−領域
とＮ４ソース領域６とをセルファライン２重拡散で、さ
らに、Ｎ゛ドレイン領域５をセルファラインで形成する
方法を採ってきた。
Ｐ−タブのＰ−領域４の周囲には、該Ｐ−タブのＰ−領
域４の全体を囲うようにしてＮ−ドリフト領域１が存在
する。
域４の全体を囲うようにしてＮ−ドリフト領域１が存在
する。
［発明が解決しようとする課題］
従来の上記構造のＬＤＭＯ５では、低オン抵抗実現のた
め、耐圧は２０Ｖ程度に下げて使用されており、それ以
上の耐圧を確保するのが困難であった。
め、耐圧は２０Ｖ程度に下げて使用されており、それ以
上の耐圧を確保するのが困難であった。
すなわち、第３図示すように、空乏層ｌＯは主にＮ−ド
リフト領域１に広がるが、Ｎ４ドレイン領域５に達する
と、空乏層１０の横方向の伸びが止まってしまい、ゲー
ト端部における電界集中により電界強度が空乏層１０内
で最大となる。
リフト領域１に広がるが、Ｎ４ドレイン領域５に達する
と、空乏層１０の横方向の伸びが止まってしまい、ゲー
ト端部における電界集中により電界強度が空乏層１０内
で最大となる。
そして、ゲート酸化膜２が約５００八と薄いため、ゲー
ト端部への電界集中が激しく、２０Ｖ以上になると、Ｐ
−タブのＰ−の領域４にブレークダウンが生ずるという
問題があった。
ト端部への電界集中が激しく、２０Ｖ以上になると、Ｐ
−タブのＰ−の領域４にブレークダウンが生ずるという
問題があった。
ゲート酸化膜２を厚くすれば、ゲート端部の電界集中が
緩和され、高耐圧化が実現できるが、ｇｍが低下し、チ
ャネル抵抗の増大を招く。
緩和され、高耐圧化が実現できるが、ｇｍが低下し、チ
ャネル抵抗の増大を招く。
また、Ｎ゛ドレイン領域５をＰ−タブのＰ−領域４より
離し、Ｎ０ドレイン領域５とＰ−タブのＰ−領域４の間
のＮ−ドリフト領域ｌをより広くしても、耐圧は向上す
るが、この場合もオン抵抗が高くなる。
離し、Ｎ０ドレイン領域５とＰ−タブのＰ−領域４の間
のＮ−ドリフト領域ｌをより広くしても、耐圧は向上す
るが、この場合もオン抵抗が高くなる。
本発明は上記の問題を解消するためになされたもので、
低オン抵抗で、かつ、耐圧が向上するＬＤＭＯ３の製造
方法を提供することを目的とする。
低オン抵抗で、かつ、耐圧が向上するＬＤＭＯ３の製造
方法を提供することを目的とする。
［課題を解決するための手段］
本発明の製造方法は、基板表面に薄い酸化膜を挟んで形
成したＳｉ３Ｎ＜膜をマスクにして、チャネル領域とな
るタブ領域をドライブ形成し、ソース領域、ドレイン領
域をそれぞれセルファラインで形成し、タブ領域と同電
位となる拡散領域を形成した後、表面層の酸化膜とＳｉ
３Ｎ４膜を除去し、チャネル領域に厚さ約５００人程度
のゲート酸化膜形成の熱酸化を行う。
成したＳｉ３Ｎ＜膜をマスクにして、チャネル領域とな
るタブ領域をドライブ形成し、ソース領域、ドレイン領
域をそれぞれセルファラインで形成し、タブ領域と同電
位となる拡散領域を形成した後、表面層の酸化膜とＳｉ
３Ｎ４膜を除去し、チャネル領域に厚さ約５００人程度
のゲート酸化膜形成の熱酸化を行う。
この際、ソース領域、ドレイン領域上にはチャネル領域
に形成されるゲート酸化膜の約２〜３倍の厚さの酸化膜
ができる。
に形成されるゲート酸化膜の約２〜３倍の厚さの酸化膜
ができる。
この厚い酸化膜と端部がオーバーラツプするようポリシ
リコンゲート電極を形成するものである。
リコンゲート電極を形成するものである。
［実施例］
第１図は本発明の製造方法によるＬＤＭＯ５の構造を示
す。
す。
図において第３図と同一符号は同一または相当する部分
を示し、２ａはゲート酸化膜２形成の熱酸化においてＮ
０ドレイン領域５、Ｎ０ソース領域６上に形成されたゲ
ート酸化膜２の約２〜３倍の厚さの酸化膜である。
を示し、２ａはゲート酸化膜２形成の熱酸化においてＮ
０ドレイン領域５、Ｎ０ソース領域６上に形成されたゲ
ート酸化膜２の約２〜３倍の厚さの酸化膜である。
Ｎ°ドレイン領域５、Ｎ３ソース領域６上の厚い酸化１
ｔｉ２ａ部分以外は従来のものと同じ構造になり、低オ
ン抵抗が確保できるとともに、厚い酸化膜２ａによりポ
リシリコンゲート電極３端部における電界集中が緩和さ
れ、耐圧が向上する。
ｔｉ２ａ部分以外は従来のものと同じ構造になり、低オ
ン抵抗が確保できるとともに、厚い酸化膜２ａによりポ
リシリコンゲート電極３端部における電界集中が緩和さ
れ、耐圧が向上する。
第２図は本発明の製造方法を示す。
Ｎ−型基板１表面に薄い酸化膜１２を形成し、この酸化
膜１２上にソース領域、ドレイン領域拡散のマスクとす
る５ｉｉＮ４膜１３を形成する（図ｆａｌｌ。
膜１２上にソース領域、ドレイン領域拡散のマスクとす
る５ｉｉＮ４膜１３を形成する（図ｆａｌｌ。
このＳｉ３Ｎ４膜１３をマスクにして、チャネル領域と
なるＰ−タブのＰ−領域４を形成し、Ｎ゛ソース領域６
．Ｎ１ドレイン領域５をそれぞれセルファラインで形成
し、！いて、Ｐ−タブのＰ領域４と同電位となるようＰ
′″拡散領域７を形成する（図（ｂ））。
なるＰ−タブのＰ−領域４を形成し、Ｎ゛ソース領域６
．Ｎ１ドレイン領域５をそれぞれセルファラインで形成
し、！いて、Ｐ−タブのＰ領域４と同電位となるようＰ
′″拡散領域７を形成する（図（ｂ））。
続いて、表面層の酸化膜１２と５ｉｚＮ４膜１３を除去
しく図 ｆｃ））、熱酸化により、チャネル領域の表面
に約５００人程度のゲート酸化膜２を形成する。
しく図 ｆｃ））、熱酸化により、チャネル領域の表面
に約５００人程度のゲート酸化膜２を形成する。
この熱酸化の際、ソース、ドレインのＮ＋領域５．６上
にはチャネル領域の表面のゲート酸化膜２の約２〜３倍
の厚さの酸化膜２ａができる。
にはチャネル領域の表面のゲート酸化膜２の約２〜３倍
の厚さの酸化膜２ａができる。
（図（ｄ））。
次に、ゲート酸化膜２上に、端部が厚い酸化膜２ａとオ
ーバーラツプする構造にポリシリコンゲート電極３を形
成する。Ｃ図（ｅ））。
ーバーラツプする構造にポリシリコンゲート電極３を形
成する。Ｃ図（ｅ））。
上記工程以後は従来の方法と全く同じで、層間絶縁膜８
を形成し、コンタクトホールを開孔し、へβ電極９を形
成する（図 （ｆ））。
を形成し、コンタクトホールを開孔し、へβ電極９を形
成する（図 （ｆ））。
［発明の効果］
以上説明したように、本発明によれば、チャネル領域が
自己整合的に２重拡散で形成されるので、実効チャネル
長はゲート長に依存せず、かつ、ゲート酸化膜が薄いの
で、低オン抵抗が確保できるとともに、ゲート端部でオ
ーバーラツプするが厚い酸化膜になるので、この部分の
電解集中が緩和され、耐圧が向上する。
自己整合的に２重拡散で形成されるので、実効チャネル
長はゲート長に依存せず、かつ、ゲート酸化膜が薄いの
で、低オン抵抗が確保できるとともに、ゲート端部でオ
ーバーラツプするが厚い酸化膜になるので、この部分の
電解集中が緩和され、耐圧が向上する。
第１図は本発明の製造方法によるＬＤＭＯ５の構造を示
す説明図、第２図は本発明の製造方法を示す説明図、第
３図は従来の典型的なこの種ＬＤＭＯ３の構造を示す説
明図である。 ｌ・・・Ｎ−ドリフト領域、２・−・ゲート酸化膜、２
ａ・・・酸化膜、３・・・ポリシリコンゲート電極４・
・−Ｐ−タブのＰ−領域、 ５・・・Ｎ”ドレイン領域、 ６・・・Ｎ゛ソース領域 ７・・・Ｐ゛拡散領域、８−
・・層間絶縁膜、 ９・−ＡＩ２電極、１０・・
・空乏層、 １２・・・酸化膜１３・・−５ｉ
３Ｎ、膜。 なお図中同一符号は同一または相当する部分を示す。
す説明図、第２図は本発明の製造方法を示す説明図、第
３図は従来の典型的なこの種ＬＤＭＯ３の構造を示す説
明図である。 ｌ・・・Ｎ−ドリフト領域、２・−・ゲート酸化膜、２
ａ・・・酸化膜、３・・・ポリシリコンゲート電極４・
・−Ｐ−タブのＰ−領域、 ５・・・Ｎ”ドレイン領域、 ６・・・Ｎ゛ソース領域 ７・・・Ｐ゛拡散領域、８−
・・層間絶縁膜、 ９・−ＡＩ２電極、１０・・
・空乏層、 １２・・・酸化膜１３・・−５ｉ
３Ｎ、膜。 なお図中同一符号は同一または相当する部分を示す。
Claims (1)
- 【特許請求の範囲】 ２つの導電型の異なる不純物の拡散長の差を実効チャン
ル長とするラテラル−ＤＯＭＳの製造方法において、 基板表面に薄い酸化膜を形成し、該酸化膜上にソース領
域、ドレイン領域形成のマスクとするＳｉ＿３Ｎ＿４膜
を形成し、該Ｓｉ＿３Ｎ＿４膜をマスクとしてチャネル
領域となるタブ領域をドライブ形成し、ソース領域、ド
レイン領域をそれぞれセルフアラインで形成し、さらに
、上記タブ領域と同電位となる拡散領域を形成する工程
と、 表面層の上記酸化膜およびＳｉ＿３Ｎ＿４膜を除去し、
熱酸化によりチャネル領域に厚さ約５００Å程度のゲー
ト酸化膜を形成すると同時に上記ソース領域、ドレイン
領域上に上記チャネル領域に形成されるゲート酸化膜の
約２〜３倍の厚さの酸化膜を形成する工程と、 上記ゲート酸化膜上に端部がそれぞれ上記ソース領域、
ドレイン領域上の厚い酸化膜とオーバーラップするポリ
シリコンゲート電極を形成する工程とを備えたことを特
徴とするラテラル−ＤＭＯＳの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338502A JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―ｄｍｏｓの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338502A JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―ｄｍｏｓの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201484A true JPH03201484A (ja) | 1991-09-03 |
| JP2826671B2 JP2826671B2 (ja) | 1998-11-18 |
Family
ID=18318762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1338502A Expired - Fee Related JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―ｄｍｏｓの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826671B2 (ja) |
-
1989
- 1989-12-28 JP JP1338502A patent/JP2826671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2826671B2 (ja) | 1998-11-18 |
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