JP2826671B2 - ラテラル―ｄｍｏｓの製造方法 - Google Patents
ラテラル―ｄｍｏｓの製造方法Info
- Publication number
- JP2826671B2 JP2826671B2 JP1338502A JP33850289A JP2826671B2 JP 2826671 B2 JP2826671 B2 JP 2826671B2 JP 1338502 A JP1338502 A JP 1338502A JP 33850289 A JP33850289 A JP 33850289A JP 2826671 B2 JP2826671 B2 JP 2826671B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- film
- forming
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低オン抵抗で、かつ、耐圧の高いラテラル
−のDMOSFETの製造方法に関する。
−のDMOSFETの製造方法に関する。
［従来の技術］ モノリシックICにおいて出力段のドライバー等に用い
るMOSFETに、低オン抵抗を実現したラテラル（Latera
l）−DMOSFET（以後LDMOSと記す）がある。
るMOSFETに、低オン抵抗を実現したラテラル（Latera
l）−DMOSFET（以後LDMOSと記す）がある。
従来の低オン抵抗を実現したLDMOSにおいては、耐圧
が低いという点があげられる。
が低いという点があげられる。
第３図は従来の典型的なこの種LDMOSの構造を示す。
図において１はN-ドリフト領域、２はゲート酸化膜、
３はポリシリコンゲート電極、４はＰ−タブのP-領域、
５はN+ドレイン領域、６はN+ソース領域、７はP+拡散領
域、８は層間絶縁膜、９はAl電極、10は空乏層である。
３はポリシリコンゲート電極、４はＰ−タブのP-領域、
５はN+ドレイン領域、６はN+ソース領域、７はP+拡散領
域、８は層間絶縁膜、９はAl電極、10は空乏層である。
従来のこの種LDMOSでは、ドレイン領域側をホトレジ
スト等で被覆するとともに、ソース領域側を露出し、ポ
リシリコンゲートをマスクとして、Ｐ−タブのP-領域と
N+ソース領域６とを形成する。これら２つの導電型の異
なる不純物の拡散長の差が実効チャネル長となる。更
に、ソース領域側をホトレジスト等で被覆するととも
に、ドレイン領域側を露出し、ポリシリコンゲートをマ
スクとして、N+ドレイン領域５を形成する方法が採られ
てきた。
スト等で被覆するとともに、ソース領域側を露出し、ポ
リシリコンゲートをマスクとして、Ｐ−タブのP-領域と
N+ソース領域６とを形成する。これら２つの導電型の異
なる不純物の拡散長の差が実効チャネル長となる。更
に、ソース領域側をホトレジスト等で被覆するととも
に、ドレイン領域側を露出し、ポリシリコンゲートをマ
スクとして、N+ドレイン領域５を形成する方法が採られ
てきた。
Ｐ−タブのP-領域４の周囲には、該Ｐ−タブのP-領域
４の全体を囲うようにしてN-トリフトの領域が存在す
る。
４の全体を囲うようにしてN-トリフトの領域が存在す
る。
［発明が解決しようとする課題］ 従来の上記構造のLDMOSでは、低オン抵抗実現のた
め、耐圧は20V程度に下げて使用されており、それ以上
の耐圧を確保するのが困難であった。
め、耐圧は20V程度に下げて使用されており、それ以上
の耐圧を確保するのが困難であった。
すなわち、第３図に示すように、空乏層10は主にN-ド
リフト領域１に広がるが、N+ドレイン領域５に達する
と、空乏層10の横方向の伸びが止まってしまい、ゲート
端部における電界集中により電界強度が空乏層10内で最
大となる。
リフト領域１に広がるが、N+ドレイン領域５に達する
と、空乏層10の横方向の伸びが止まってしまい、ゲート
端部における電界集中により電界強度が空乏層10内で最
大となる。
そして、ゲート酸化膜２が薬500Åと薄いため、ゲー
ト端部への電界集中が激しく、20V以上になると、Ｐ−
タブのP-の領域４にブレークダウンが生ずるという問題
があった。
ト端部への電界集中が激しく、20V以上になると、Ｐ−
タブのP-の領域４にブレークダウンが生ずるという問題
があった。
ゲート酸化膜２を厚くすれば、ゲート端部の電界集中
が緩和され、高耐圧化が実現できるが、gmが低下し、チ
ャネル抵抗の増大を招く。
が緩和され、高耐圧化が実現できるが、gmが低下し、チ
ャネル抵抗の増大を招く。
また、N+ドレイン領域５をＰ−タブのP-領域４より離
し、N+ドレイン領域５とＰ−タブのP-領域４の間のN-ド
リフト領域１をより広くしても、耐圧は向上するが、こ
の場合もオン抵抗が高くなる。
し、N+ドレイン領域５とＰ−タブのP-領域４の間のN-ド
リフト領域１をより広くしても、耐圧は向上するが、こ
の場合もオン抵抗が高くなる。
本発明は上記の問題を解消するためになされたもの
で、低オン抵抗で、かつ、耐圧が向上するLDMOSの製造
方法を提供することを目的とする。
で、低オン抵抗で、かつ、耐圧が向上するLDMOSの製造
方法を提供することを目的とする。
［課題を解決するための］ 本発明の製造方法は上記目的を達成するため、２つの
導電型の異なる不純物の拡散長の差を実効チャネル長と
するラテラル−DMOSの製造方法において、基板表面にイ
オン注入マスク膜を形成する工程と、該マスク膜をマス
クとしてチャネル領域となるタブ領域、ソース領域、ド
レイン領域、及び前記タブ領域と同電位となる拡散領域
をそれぞれ形成する工程と、前記マスク膜を除去し、基
板表面を露出する工程と、該露出した基板表面を熱酸化
し、前記チャネル領域上に薄いゲート酸化膜を形成する
と同時に、前記ソース領域及びドレイン領域上に厚い酸
化膜を形成する工程と、前記ゲート酸化膜上に、端部が
それぞれ前記ソース領域及びドレイン領域上に形成され
た厚い酸化膜とオーバーラップするポリシリコンゲート
電極を形成する工程とを含むことを特徴とするものであ
る。
導電型の異なる不純物の拡散長の差を実効チャネル長と
するラテラル−DMOSの製造方法において、基板表面にイ
オン注入マスク膜を形成する工程と、該マスク膜をマス
クとしてチャネル領域となるタブ領域、ソース領域、ド
レイン領域、及び前記タブ領域と同電位となる拡散領域
をそれぞれ形成する工程と、前記マスク膜を除去し、基
板表面を露出する工程と、該露出した基板表面を熱酸化
し、前記チャネル領域上に薄いゲート酸化膜を形成する
と同時に、前記ソース領域及びドレイン領域上に厚い酸
化膜を形成する工程と、前記ゲート酸化膜上に、端部が
それぞれ前記ソース領域及びドレイン領域上に形成され
た厚い酸化膜とオーバーラップするポリシリコンゲート
電極を形成する工程とを含むことを特徴とするものであ
る。
［実施例］ 第１図は本発明の製造方法によるLDMOSの構造を示
す。
す。
図において第３図の同一符号は同一または相当する部
分を示し、2aはゲート酸化膜２形成の熱酸化においてN+
ドレイン領域５、N+ソース領域６上に形成されたゲート
酸化膜２の約２〜３倍の厚さの酸化膜である。
分を示し、2aはゲート酸化膜２形成の熱酸化においてN+
ドレイン領域５、N+ソース領域６上に形成されたゲート
酸化膜２の約２〜３倍の厚さの酸化膜である。
N+ドレイン領域５、N+ソース領域６上の厚い酸化膜2a
部分以外は従来のものと同じ構造になり、低オン抵抗が
確保できるとともに、厚い酸化膜2aによりポリシリコン
ゲート電極３端部における電界集中が緩和され、耐圧が
向上する。
部分以外は従来のものと同じ構造になり、低オン抵抗が
確保できるとともに、厚い酸化膜2aによりポリシリコン
ゲート電極３端部における電界集中が緩和され、耐圧が
向上する。
第２図は本発明の製造方法を示す。
N-型基板１表面に薄い酸化膜12を形成し、この酸化膜
12上にソース領域、ドレイン領域拡散のマスクとするSi
3N4膜13を形成する（図（ａ））。
12上にソース領域、ドレイン領域拡散のマスクとするSi
3N4膜13を形成する（図（ａ））。
このSi3N4膜13をマスクにして、チャネル領域となる
Ｐ−タブのP-領域４を形成し、N+ソース領域6,N+ドレイ
ン領域５をそれぞれセルファラインで形成に、続いて、
Ｐ−タブのP-領域４と同電位となるようP+拡散領域７を
形成する（図（ｂ））。
Ｐ−タブのP-領域４を形成し、N+ソース領域6,N+ドレイ
ン領域５をそれぞれセルファラインで形成に、続いて、
Ｐ−タブのP-領域４と同電位となるようP+拡散領域７を
形成する（図（ｂ））。
続いて、表面層の酸化膜12とSi3N4膜13を除去し（図
（ｃ））、熱酸化により、チャネル領域の表面に約500
Å程度のゲート酸化膜２を形成する。
（ｃ））、熱酸化により、チャネル領域の表面に約500
Å程度のゲート酸化膜２を形成する。
この熱酸化の際、ソース、ドレインのN+領域５、６上
にはチャネル領域の表面のゲート酸化膜２の約２〜３倍
の厚さの酸化膜2aができる。（図（ｄ））。
にはチャネル領域の表面のゲート酸化膜２の約２〜３倍
の厚さの酸化膜2aができる。（図（ｄ））。
次に、ゲート酸化膜２上に、端部が厚い酸化膜2aとオ
ーバーラップする構造にポリシリコンゲート電極３を形
成する。（図（ｅ））。
ーバーラップする構造にポリシリコンゲート電極３を形
成する。（図（ｅ））。
上記工程以後は従来の方法と全く同じで、層間絶縁膜
８を形成し、コンタクトホールを開孔、Al電極９を形成
する（図（ｆ））。
８を形成し、コンタクトホールを開孔、Al電極９を形成
する（図（ｆ））。
［発明の効果］ 以上説明したように、本発明によれば、チャネル領域
が自己整合的に２重拡散で形成されるので、実効チャネ
ル長はゲート長に依存せず、かつ、ゲート酸化膜が薄い
ので、低オン抵抗が確保できるとともに、ゲート端部で
オーバーラップするが厚い酸化膜になるので、この部分
の電界集中が緩和され、耐圧が向上する。
が自己整合的に２重拡散で形成されるので、実効チャネ
ル長はゲート長に依存せず、かつ、ゲート酸化膜が薄い
ので、低オン抵抗が確保できるとともに、ゲート端部で
オーバーラップするが厚い酸化膜になるので、この部分
の電界集中が緩和され、耐圧が向上する。
第１図は本発明の製造方法によるLDMOSの構造を示す説
明図、第２図は本発明の製造方法を示す説明図、第３図
は従来の典型的なこの種LDMOSの構造を示す説明図であ
る。 １……N-ドリフト領域、２……ゲート酸化膜、 2a……酸化膜、３……ポリシリコンゲート電極 ４……Ｐ−タブのP-領域、 ５……N+ドレイン領域、 ６……N+ソース領域、７……P+拡散領域、 ８……層間絶縁膜、９……Al電極、 10……空乏層、12……酸化膜 13……Si3N4膜、 なお図中同一符号は同一または相当する部分を示す。
明図、第２図は本発明の製造方法を示す説明図、第３図
は従来の典型的なこの種LDMOSの構造を示す説明図であ
る。 １……N-ドリフト領域、２……ゲート酸化膜、 2a……酸化膜、３……ポリシリコンゲート電極 ４……Ｐ−タブのP-領域、 ５……N+ドレイン領域、 ６……N+ソース領域、７……P+拡散領域、 ８……層間絶縁膜、９……Al電極、 10……空乏層、12……酸化膜 13……Si3N4膜、 なお図中同一符号は同一または相当する部分を示す。
Claims (1)
- 【請求項１】２つの導電型の異なる不純物の拡散長の差
を実効チャネル長とするラテラル−DMOSの製造方法にお
いて、 基板表面にイオン注入マスク膜を形成する工程と、該膜
をマスクとしてチャネル領域となるタブ領域、ソース領
域、ドレイン領域、及び前記タブ領域と同電位となる拡
散領域をそれぞれ形成する工程と、前記マスク膜を除去
し、基板表面を露出する工程と、該露出した基板表面を
熱酸化し、前記チャネル領域上に薄いゲート酸化膜を形
成すると同時に、前記ソース領域及びドレイン領域上に
厚い酸化膜を形成する工程と、前記ゲート酸化膜上に、
端部がそれぞれ前記ソース領域及びドレイン領域上に形
成された厚い酸化膜とオーバーラップするポリシリコン
ゲート電極を形成する工程とを含むことを特徴とするラ
テラル−DMOSの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338502A JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―ｄｍｏｓの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338502A JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―ｄｍｏｓの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03201484A JPH03201484A (ja) | 1991-09-03 |
| JP2826671B2 true JP2826671B2 (ja) | 1998-11-18 |
Family
ID=18318762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1338502A Expired - Fee Related JP2826671B2 (ja) | 1989-12-28 | 1989-12-28 | ラテラル―ｄｍｏｓの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2826671B2 (ja) |
-
1989
- 1989-12-28 JP JP1338502A patent/JP2826671B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03201484A (ja) | 1991-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3221766B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| JP2005005438A (ja) | 半導体装置およびその製造方法 | |
| JPH0525393B2 (ja) | ||
| JPH02210871A (ja) | 半導体装置 | |
| JPH0621468A (ja) | 絶縁ゲート型半導体装置 | |
| US6268626B1 (en) | DMOS field effect transistor with improved electrical characteristics and method for manufacturing the same | |
| US6486512B2 (en) | Power semiconductor device having high breakdown voltage and method for fabricating the same | |
| JP3000739B2 (ja) | 縦型ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| KR20000059529A (ko) | 고전압 소자 및 그 제조방법 | |
| JP2826671B2 (ja) | ラテラル―ｄｍｏｓの製造方法 | |
| JP2001094099A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP3097608B2 (ja) | ディプレッション型半導体装置及びその製造方法 | |
| US6893923B2 (en) | Reduced mask count process for manufacture of mosgated device | |
| JP2759472B2 (ja) | 高耐圧ｍｏｓ電界効果トランジスタの製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JP3201719B2 (ja) | 半導体装置及びその製造方法 | |
| JP2789998B2 (ja) | 半導体装置 | |
| JP2500688B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2765142B2 (ja) | 半導体装置の製造方法 | |
| JPH0128509B2 (ja) | ||
| JP2003115585A (ja) | 半導体装置の製造方法 | |
| JPH01258473A (ja) | 伝導度変調型ｍｏｓｆｅｔの製造方法 | |
| JPH11274499A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |