JPS63129657A - エンハンスメント/デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 - Google Patents
エンハンスメント/デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法Info
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- JPS63129657A JPS63129657A JP61276943A JP27694386A JPS63129657A JP S63129657 A JPS63129657 A JP S63129657A JP 61276943 A JP61276943 A JP 61276943A JP 27694386 A JP27694386 A JP 27694386A JP S63129657 A JPS63129657 A JP S63129657A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/0883—Combination of depletion and enhancement field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エンハンスメント型チャネル領域上部のゲート絶縁膜を
エンハンスメント型チャネル領域にセルファラインで選
択的に薄く形成し、且つオフセット領域をデプリーショ
ン領域としてエンハンスメントチャネル領域の両側のゲ
ート電極下にエンハンスメントチャネル領域とゲート電
極にセルファラインにより配設することによってβの向
上及び安定化を図り、更にオフセッHi域上のゲート絶
縁膜をエンハンスメント型チャネル領域にセルファライ
ンで選択的に厚く形成することによってドレイン−ゲー
ト間の高耐圧化を図ったエンハンスメント/デプリーシ
ョンゲート型高耐圧半導体装置とその製造方法。
エンハンスメント型チャネル領域にセルファラインで選
択的に薄く形成し、且つオフセット領域をデプリーショ
ン領域としてエンハンスメントチャネル領域の両側のゲ
ート電極下にエンハンスメントチャネル領域とゲート電
極にセルファラインにより配設することによってβの向
上及び安定化を図り、更にオフセッHi域上のゲート絶
縁膜をエンハンスメント型チャネル領域にセルファライ
ンで選択的に厚く形成することによってドレイン−ゲー
ト間の高耐圧化を図ったエンハンスメント/デプリーシ
ョンゲート型高耐圧半導体装置とその製造方法。
本発明はエンハンスメント/デプリーションゲート型高
耐圧半導体装置の構造及び製造方法に係り、特に高耐圧
で且つ高駆動能力を得るための改良構造及びそのセルフ
ァライン技術を用いた製造方法に関する。
耐圧半導体装置の構造及び製造方法に係り、特に高耐圧
で且つ高駆動能力を得るための改良構造及びそのセルフ
ァライン技術を用いた製造方法に関する。
近時、エレクトロルミネッセンス、プラズマディスプレ
イ等で代表される表示デバイス等の高電圧駆動デバイス
の制御回路を具備した半導体ICの所要が増大しており
、且つ上記高電圧駆動デバイスの大規模化、高機能化、
高速化に伴って、制御回路を構成する高耐圧半導体装置
の一層の高耐圧化、大電力化、及び高増幅ファクタ化が
要望されている。
イ等で代表される表示デバイス等の高電圧駆動デバイス
の制御回路を具備した半導体ICの所要が増大しており
、且つ上記高電圧駆動デバイスの大規模化、高機能化、
高速化に伴って、制御回路を構成する高耐圧半導体装置
の一層の高耐圧化、大電力化、及び高増幅ファクタ化が
要望されている。
高耐圧MO3半導体装置の一種に、オフセット領域をゲ
ート下に設けたデプリーション領域で構成して、ゲート
電圧が印加されない状態即ちオンしない状態において、
エンハンスメント型チャネル領域とドレイン領域との間
に挿入される該デプリーション領域の高抵抗によって該
デプリーション領域とエンハンスメント型チャネル領域
との接触部の電位差を低下させて高ドレイン耐圧化を図
り、且つゲート下にデプリーション領域を設けたことに
よってエンハンスメント領域で構成されるチャネル長を
短縮して高速化が図られると共に、動作時即ちゲート電
圧印加時には極めて低抵抗となるデプリーション領域が
ドレイン−ソース間にチャネル領域と直列に挿入された
状態を構成してオン抵抗を減少させ、これによって高β
化が図られたエンハンスメント/デプリーション(E/
D)ゲート型高耐圧半導体装置がある。
ート下に設けたデプリーション領域で構成して、ゲート
電圧が印加されない状態即ちオンしない状態において、
エンハンスメント型チャネル領域とドレイン領域との間
に挿入される該デプリーション領域の高抵抗によって該
デプリーション領域とエンハンスメント型チャネル領域
との接触部の電位差を低下させて高ドレイン耐圧化を図
り、且つゲート下にデプリーション領域を設けたことに
よってエンハンスメント領域で構成されるチャネル長を
短縮して高速化が図られると共に、動作時即ちゲート電
圧印加時には極めて低抵抗となるデプリーション領域が
ドレイン−ソース間にチャネル領域と直列に挿入された
状態を構成してオン抵抗を減少させ、これによって高β
化が図られたエンハンスメント/デプリーション(E/
D)ゲート型高耐圧半導体装置がある。
第3図は従来のE/Dゲート型高耐高耐圧半導体装置部
を示す模式側断面図である。
を示す模式側断面図である。
図において、■はp−型シリコン(St)基板、2はフ
ィールド酸化膜、3はp゛゛チャネルストッパ、4はn
−型デプリーション領域、5はチャネルが形成されるp
型エンハンスメント領域、6はゲート酸化膜、7はゲー
ト電極、8はn゛゛ソース領域、9はn゛型トドレイン
領域示している。
ィールド酸化膜、3はp゛゛チャネルストッパ、4はn
−型デプリーション領域、5はチャネルが形成されるp
型エンハンスメント領域、6はゲート酸化膜、7はゲー
ト電極、8はn゛゛ソース領域、9はn゛型トドレイン
領域示している。
そして高耐圧MO3半導体装置においてはドレイン−ゲ
ート間の耐圧を確保するためにゲート絶縁膜が通常より
大幅に厚く形成されるが、上記従来のE/Dゲート型高
耐高耐圧半導体装置いては図示のようにゲート電極7下
全域のゲート酸化膜4が一様に厚く形成されていたため
閾値電圧が上昇して増幅ファクタ即ちβ値がかなり低下
する。
ート間の耐圧を確保するためにゲート絶縁膜が通常より
大幅に厚く形成されるが、上記従来のE/Dゲート型高
耐高耐圧半導体装置いては図示のようにゲート電極7下
全域のゲート酸化膜4が一様に厚く形成されていたため
閾値電圧が上昇して増幅ファクタ即ちβ値がかなり低下
する。
またゲート電極7の配設位置がデプリーション領域4と
エンハンスメント領域5との境界位置に対してマスク整
合によって規定されるので、デプリーション領域4の長
さによって決まるオフセント抵抗がばらついてβ値が変
動する。
エンハンスメント領域5との境界位置に対してマスク整
合によって規定されるので、デプリーション領域4の長
さによって決まるオフセント抵抗がばらついてβ値が変
動する。
本発明が解決しようとする問題点は、上記のように従来
のE/Dゲート型高耐高耐圧半導体装置値の低下及び変
動を生じていたことである。
のE/Dゲート型高耐高耐圧半導体装置値の低下及び変
動を生じていたことである。
上記問題点は、一導電型半導体基板(1)面に、反対導
電型ドレイン領域(9)と、該ドレイン領域(9)より
低不純物濃度の第1の反対導電型デプリーション領域(
4a)と、該半導体基板(1)より高不純物濃度の一導
電型エンハンスメント領域(5)と、該第1のデプリー
ション領域(4a)と同不純物濃度を有する第2の反対
導電型デプリーション領域(4b)と、該ドレイン領域
(9)と同不純物濃度の反対導電型ソース領域(8)と
が順次接して配設され、該一導電型エンハンスメント領
域(5)上に闇値電圧を規定する薄いゲート絶縁膜(2
6)が配設され、該第1、第2のデプリーション領域(
4a)、(4b)上に該閾値電圧規定用ゲート絶縁膜(
26)よりも厚いゲート絶縁膜(6)が配設され、該薄
いゲート絶縁膜(26)と厚いゲート絶縁膜(6)の上
部に選択的に一体のゲート電極(7)が配設されてなる
本発明によるエンハンスメント/デプリーションゲート
型高耐圧半導体装置、及び 一導電型半導体基板面に第1のゲート絶縁膜を形成する
工程と、該半導体基板面に第1の反対導電型不純物を導
入する工程と、該第1のゲート絶縁膜の一部を選択的に
除去する工程と、該第1のゲート絶縁膜除去領域に第1
の反対導電型不純物より高濃度に一導電型不純物を導入
する工程と、該半導体基板上に第2のゲート絶縁膜を形
成する工程と、該第2のゲート絶縁膜上に、該一導電型
不純物導入領域の上部領域から両側の第1の不純物導入
領域の一部上にオーバラップするゲート電極を設ける工
程と、該ゲート電極をマスクにして該基板面に、該第1
の反対導電型不純物導入領域より高濃度に反対導電型不
純物を導入し反対導電型のソース領域とドレイン領域を
形成する工程とを有する本発明によるエンハンスメント
/デプリーションゲート型高耐圧半導体装置の製造方法
によって解決される。
電型ドレイン領域(9)と、該ドレイン領域(9)より
低不純物濃度の第1の反対導電型デプリーション領域(
4a)と、該半導体基板(1)より高不純物濃度の一導
電型エンハンスメント領域(5)と、該第1のデプリー
ション領域(4a)と同不純物濃度を有する第2の反対
導電型デプリーション領域(4b)と、該ドレイン領域
(9)と同不純物濃度の反対導電型ソース領域(8)と
が順次接して配設され、該一導電型エンハンスメント領
域(5)上に闇値電圧を規定する薄いゲート絶縁膜(2
6)が配設され、該第1、第2のデプリーション領域(
4a)、(4b)上に該閾値電圧規定用ゲート絶縁膜(
26)よりも厚いゲート絶縁膜(6)が配設され、該薄
いゲート絶縁膜(26)と厚いゲート絶縁膜(6)の上
部に選択的に一体のゲート電極(7)が配設されてなる
本発明によるエンハンスメント/デプリーションゲート
型高耐圧半導体装置、及び 一導電型半導体基板面に第1のゲート絶縁膜を形成する
工程と、該半導体基板面に第1の反対導電型不純物を導
入する工程と、該第1のゲート絶縁膜の一部を選択的に
除去する工程と、該第1のゲート絶縁膜除去領域に第1
の反対導電型不純物より高濃度に一導電型不純物を導入
する工程と、該半導体基板上に第2のゲート絶縁膜を形
成する工程と、該第2のゲート絶縁膜上に、該一導電型
不純物導入領域の上部領域から両側の第1の不純物導入
領域の一部上にオーバラップするゲート電極を設ける工
程と、該ゲート電極をマスクにして該基板面に、該第1
の反対導電型不純物導入領域より高濃度に反対導電型不
純物を導入し反対導電型のソース領域とドレイン領域を
形成する工程とを有する本発明によるエンハンスメント
/デプリーションゲート型高耐圧半導体装置の製造方法
によって解決される。
即ち本発明によるE/Dゲート型高耐高耐圧半導体装置
いては、エンハンスメント型チャネル領域上部のゲート
絶縁膜が該エンハンスメント型チャネル領域にセルファ
ラインで選択的に薄く形成されることによって低閾値電
圧が確保されてβ値が向上する。
いては、エンハンスメント型チャネル領域上部のゲート
絶縁膜が該エンハンスメント型チャネル領域にセルファ
ラインで選択的に薄く形成されることによって低閾値電
圧が確保されてβ値が向上する。
また、デプリーション領域よりなるオフセット長さがゲ
ート電極幅にセルファラインで一定の長・さに規定され
るので、オフセット抵抗が安定しβ値の変動が防止され
る。
ート電極幅にセルファラインで一定の長・さに規定され
るので、オフセット抵抗が安定しβ値の変動が防止され
る。
更にまた、デプリーション領域即ちオフセットeN域上
のゲート絶縁膜がエンハンスメント型チャネル領域にセ
ルファラインで選択的に厚く形成されるので、低閾値電
圧を確保した侭でドレイン−ゲート間の高耐圧化が図れ
る。
のゲート絶縁膜がエンハンスメント型チャネル領域にセ
ルファラインで選択的に厚く形成されるので、低閾値電
圧を確保した侭でドレイン−ゲート間の高耐圧化が図れ
る。
以上により高耐圧を有し、しかも安定した高β値を有す
るE/Dゲート型高耐高耐圧半導体装置供される。
るE/Dゲート型高耐高耐圧半導体装置供される。
以下本発明を、図示実施例により具体的に説明する。
第1図は本発明に係るE/Dゲート型高耐高耐圧半導体
装置実施例における要部を示す模式側断面図で、第2図
(al〜(f)は本発明に係るE/Dゲート型高耐高耐
圧半導体装置造方法の一実施例を示す工程断面図である
。
装置実施例における要部を示す模式側断面図で、第2図
(al〜(f)は本発明に係るE/Dゲート型高耐高耐
圧半導体装置造方法の一実施例を示す工程断面図である
。
全図を通じ同一対象物は同一符合で示す。
本発明に係るE/Dゲート型高耐高耐圧半導体装置えば
第1図に示すよるに、フィールド酸化膜2及びその下部
のp+型チャネルストッパ3によって例えばIQ”an
−3程度の不純物濃度を有するp型Si基板lの表面が
分離表出された素子形成領域に、一方何から102°C
ff1− ’程度の不純物濃度を有するn・型ドレイン
領域9と、オフセット領域となる1016〜l Q ”
cm −3程度の不純物濃度の第1のn−型デプリー
ション領域4aと、チャネルが形成される10”=lO
”cm−”程度の不純物濃度のp型エンハンスメント領
域5と、第1のn−型デブリージョン領域4aと同時に
同一不純物濃度に形成されたオフセット領域である第2
のn−型デプリージョン領域4bと、n゛型トドレイン
領域9同時に同一濃度に形成されたn2型ソース領域8
とが順次接して配設され、p型エンハンスメンHI域5
上に選択的に所望の低閾値電圧が得られる例えば厚さ
400人程0の薄いゲート酸化膜26が選択的に配設さ
れ、第1と第2のn−型デプリージョン領域4aと4b
の上部に選択的に例えば1000人程度0厚いゲート酸
化膜6が配設され、上記薄いゲート酸化膜26と厚いゲ
ート酸化膜6の上部に選択的に例えば多結晶シリコン(
ポリSi)よりなる一体のゲート電極7が配設されてな
っている。
第1図に示すよるに、フィールド酸化膜2及びその下部
のp+型チャネルストッパ3によって例えばIQ”an
−3程度の不純物濃度を有するp型Si基板lの表面が
分離表出された素子形成領域に、一方何から102°C
ff1− ’程度の不純物濃度を有するn・型ドレイン
領域9と、オフセット領域となる1016〜l Q ”
cm −3程度の不純物濃度の第1のn−型デプリー
ション領域4aと、チャネルが形成される10”=lO
”cm−”程度の不純物濃度のp型エンハンスメント領
域5と、第1のn−型デブリージョン領域4aと同時に
同一不純物濃度に形成されたオフセット領域である第2
のn−型デプリージョン領域4bと、n゛型トドレイン
領域9同時に同一濃度に形成されたn2型ソース領域8
とが順次接して配設され、p型エンハンスメンHI域5
上に選択的に所望の低閾値電圧が得られる例えば厚さ
400人程0の薄いゲート酸化膜26が選択的に配設さ
れ、第1と第2のn−型デプリージョン領域4aと4b
の上部に選択的に例えば1000人程度0厚いゲート酸
化膜6が配設され、上記薄いゲート酸化膜26と厚いゲ
ート酸化膜6の上部に選択的に例えば多結晶シリコン(
ポリSi)よりなる一体のゲート電極7が配設されてな
っている。
上記構造は以下に第2図(a)〜(flを参照して説明
するセルファライン技術を用いた本発明によるE/Dゲ
ート型高耐高耐圧半導体装置造方法によって容易に形成
される。
するセルファライン技術を用いた本発明によるE/Dゲ
ート型高耐高耐圧半導体装置造方法によって容易に形成
される。
第2図(al参照
即ち通常の方法により形成されたフィールド酸化膜2、
及びp゛゛チャネルストッパ3によってIQlSam−
’程度の不純物濃度を有するp型St基板1面が分離表
出された素子形成領域OA上に、先ず通常の熱酸化法に
より厚さ例えば800人程0の第1のゲート酸化膜16
を形成する。
及びp゛゛チャネルストッパ3によってIQlSam−
’程度の不純物濃度を有するp型St基板1面が分離表
出された素子形成領域OA上に、先ず通常の熱酸化法に
より厚さ例えば800人程0の第1のゲート酸化膜16
を形成する。
第2図(bl参照
次いで上記第1のゲート酸化膜16を貫いてSt基板1
面に101zCI11−2程度のドーズ量でn型不純物
例えばe(P” )をイオン注入する。(104はP゛
゛入領域) 第2図(C)参照 次いで、素子形成領域DAのほぼ中央部に所要のチャネ
ル長に相当する例えば3μm幅の開孔10を有するレジ
スト膜11を上記第1のゲート酸化膜16上に形成し、
該レジスト膜11の開孔10を介しウェットエツチング
処理等により、p型エンハンスメント領域を形成しよう
とする領域上の第1のゲート酸化膜16を選択的に除去
し、次いで同じくレジスト膜11の開孔lOを介して選
択的に10”〜10I20−2程度の前記P゛゛入領域
104を反転し所定の闇値電圧が得られるドーズ量でp
型不純物例えば硼素(B゛)をイオン注入し、第1のゲ
ート酸化膜16の開孔の側面にセルファラインするB0
注入領域 105を形成する。
面に101zCI11−2程度のドーズ量でn型不純物
例えばe(P” )をイオン注入する。(104はP゛
゛入領域) 第2図(C)参照 次いで、素子形成領域DAのほぼ中央部に所要のチャネ
ル長に相当する例えば3μm幅の開孔10を有するレジ
スト膜11を上記第1のゲート酸化膜16上に形成し、
該レジスト膜11の開孔10を介しウェットエツチング
処理等により、p型エンハンスメント領域を形成しよう
とする領域上の第1のゲート酸化膜16を選択的に除去
し、次いで同じくレジスト膜11の開孔lOを介して選
択的に10”〜10I20−2程度の前記P゛゛入領域
104を反転し所定の闇値電圧が得られるドーズ量でp
型不純物例えば硼素(B゛)をイオン注入し、第1のゲ
ート酸化膜16の開孔の側面にセルファラインするB0
注入領域 105を形成する。
なおこのB“のイオン注入は、第1のゲート酸化膜16
の一部を選択的に除去する前に、レジスト膜11をマス
クにし第1のゲート酸化膜16を通して行ってもよい。
の一部を選択的に除去する前に、レジスト膜11をマス
クにし第1のゲート酸化膜16を通して行ってもよい。
第2図(d)参照
次いでレジスト膜11を除去した後、通常の熱酸化を行
ってB°注入領域105上に第1のゲート酸化膜16の
開孔の側面にセルファラインで厚さ500人程0の第2
のゲート酸化膜26を形成する。この際第1のゲート酸
化膜16は1100人程度0厚さの厚いゲート酸化膜6
となる。
ってB°注入領域105上に第1のゲート酸化膜16の
開孔の側面にセルファラインで厚さ500人程0の第2
のゲート酸化膜26を形成する。この際第1のゲート酸
化膜16は1100人程度0厚さの厚いゲート酸化膜6
となる。
またこの熱処理によりP゛゛入領域104及びB゛゛入
領域105はほぼ活性化して第1、第2のn−型デプリ
ージョン領域4a、4b、及びn−型領域が反転され前
記第1のゲート酸化膜16の開孔にセルファラインする
p型エンハンスメント領域5が形成される。従って第1
、第2のn−型デプリージョン領域4a、4b、の対向
する端面ばp型エンハンスメント領域5に接し第1のゲ
ート酸化膜16の開孔にセルファラインして形成される
。
領域105はほぼ活性化して第1、第2のn−型デプリ
ージョン領域4a、4b、及びn−型領域が反転され前
記第1のゲート酸化膜16の開孔にセルファラインする
p型エンハンスメント領域5が形成される。従って第1
、第2のn−型デプリージョン領域4a、4b、の対向
する端面ばp型エンハンスメント領域5に接し第1のゲ
ート酸化膜16の開孔にセルファラインして形成される
。
第2図(e)参照
次いでゲート電極形成の前処理を行った後(該前処理に
より第2のゲート酸化膜は400人、第1のゲート酸化
膜は1000人程度0厚さになる)、該基板上に400
0人程度0ポリSi層を気相成長し、該ポリSi層に例
えばn型不純物を高濃度にドーズして該ポリSi層に導
電性を付与し、通常のフォトリソグラフィ手段により該
ポリSi層のパターンニングを行ってp型エンハンスメ
ント領域5上からその両側の第1、第2のn−型デブリ
ージョン領域4a14bsの一部にオーバラップする例
えば9μm程度の幅(ゲート長に対応)を有するポリS
iゲート電極7を形成し、次いで該ゲート電極7をマス
クとして素子形成領域上の厚いゲート酸化膜6をエツチ
ング除去した後、該厚いゲート酸化膜6の除去領域に熱
酸化により例えば200人程0の薄い酸化膜18を形成
する。次いで該ゲート電極7をマスクにし薄い酸化膜1
8を通して基板面にn型不純物例えば砒素(As” )
を1015ω−2程度の高ドーズ量でイオン注入する。
より第2のゲート酸化膜は400人、第1のゲート酸化
膜は1000人程度0厚さになる)、該基板上に400
0人程度0ポリSi層を気相成長し、該ポリSi層に例
えばn型不純物を高濃度にドーズして該ポリSi層に導
電性を付与し、通常のフォトリソグラフィ手段により該
ポリSi層のパターンニングを行ってp型エンハンスメ
ント領域5上からその両側の第1、第2のn−型デブリ
ージョン領域4a14bsの一部にオーバラップする例
えば9μm程度の幅(ゲート長に対応)を有するポリS
iゲート電極7を形成し、次いで該ゲート電極7をマス
クとして素子形成領域上の厚いゲート酸化膜6をエツチ
ング除去した後、該厚いゲート酸化膜6の除去領域に熱
酸化により例えば200人程0の薄い酸化膜18を形成
する。次いで該ゲート電極7をマスクにし薄い酸化膜1
8を通して基板面にn型不純物例えば砒素(As” )
を1015ω−2程度の高ドーズ量でイオン注入する。
(108及び109はAs”注入領域)
なおここでゲート長に対応するゲート電極7の幅はマス
ク整合により正確に規定され、且つエンハンスメント領
域5の幅もマスク整合により正確に規定されるので、第
1、第2のデプリーション領域4a、 4bの合計寸法
は一定の値におさえられ、従って該デプリーション領域
よりなるオフセット抵抗はばらつきのない一定な値とな
る。但し第1、第2のデプリーション領域4a、 4b
の寸法の割り振りは一定にはならない。
ク整合により正確に規定され、且つエンハンスメント領
域5の幅もマスク整合により正確に規定されるので、第
1、第2のデプリーション領域4a、 4bの合計寸法
は一定の値におさえられ、従って該デプリーション領域
よりなるオフセット抵抗はばらつきのない一定な値とな
る。但し第1、第2のデプリーション領域4a、 4b
の寸法の割り振りは一定にはならない。
第2図(f)参照
次いで薄い酸化膜18を除去した後、通常通りSi表出
面に熱酸化により不純物ブロック用酸化膜12を形成し
た後、該基板上に燐珪酸ガラス(PSG)層間絶縁膜1
3を形成し、ソース領域、ドレイン領域、ゲート電極等
へのコンタクト窓14を形成し、リフロー処理を施して
該コンタクト14の側面をなだらかに変形させる。ここ
で、前記As“注入領域108及び109は活性化され
て n゛型ソース領域8及びn1型ドレイン領域9とな
る。また前記第1、第2のn−型デプリーション領域4
a、4b、及びp型エンハンスメント領域5も完全に活
性化される。
面に熱酸化により不純物ブロック用酸化膜12を形成し
た後、該基板上に燐珪酸ガラス(PSG)層間絶縁膜1
3を形成し、ソース領域、ドレイン領域、ゲート電極等
へのコンタクト窓14を形成し、リフロー処理を施して
該コンタクト14の側面をなだらかに変形させる。ここ
で、前記As“注入領域108及び109は活性化され
て n゛型ソース領域8及びn1型ドレイン領域9とな
る。また前記第1、第2のn−型デプリーション領域4
a、4b、及びp型エンハンスメント領域5も完全に活
性化される。
次いで通常の方法によりアルミニウム(Al)等よりな
るソース配線15、ドレイン配線16、ゲート配線17
等を形成する。
るソース配線15、ドレイン配線16、ゲート配線17
等を形成する。
そして以後、図示しないが被覆絶縁膜の形成等がなされ
て本発明に係るE/Dゲート型高耐高耐圧半導体装置成
する。
て本発明に係るE/Dゲート型高耐高耐圧半導体装置成
する。
なお本発明に係るE/Dゲート型高耐高耐圧半導体装置
いられるゲート絶縁膜は実施例に示す酸化膜に限られる
ものではない。
いられるゲート絶縁膜は実施例に示す酸化膜に限られる
ものではない。
またゲート電極の材料もポリS1に限られるものではな
い。
い。
上記製造方法の実施例から理解されるように本発明に係
るE/Dゲート型高耐高耐圧半導体装置いては、エンハ
ンスメント型チャネル領域上のゲート絶縁膜が該エンハ
ンスメント型チャネル領域にセルファラインで選択的に
薄く形成されるので、低閾値電圧が確保されてβ値が向
上する。またデプリーション領域よりなるオフセット領
域の長さがゲート電極の幅即ちゲート長とエンハンスメ
ント型チャネル領域の両方にセルファラインで一定の長
さに規定されるので、オフセット抵抗が一定しβ値の変
動が防止される。そして更に、デプリーション領域即ち
オフセラ) S!域上のゲート絶縁膜が該領域にセルフ
ァラインで選択的に厚く形成されるので、ドレイン領域
とゲート電極との間の高耐圧が確保される。
るE/Dゲート型高耐高耐圧半導体装置いては、エンハ
ンスメント型チャネル領域上のゲート絶縁膜が該エンハ
ンスメント型チャネル領域にセルファラインで選択的に
薄く形成されるので、低閾値電圧が確保されてβ値が向
上する。またデプリーション領域よりなるオフセット領
域の長さがゲート電極の幅即ちゲート長とエンハンスメ
ント型チャネル領域の両方にセルファラインで一定の長
さに規定されるので、オフセット抵抗が一定しβ値の変
動が防止される。そして更に、デプリーション領域即ち
オフセラ) S!域上のゲート絶縁膜が該領域にセルフ
ァラインで選択的に厚く形成されるので、ドレイン領域
とゲート電極との間の高耐圧が確保される。
以上説明のように本発明によれば、HIDゲート型高耐
圧半導体装置において、低閾値電圧を維持した状態でド
レイン−ゲート間の高耐圧化が図れ、且つオフセット抵
抗が一定の値に形成できるので、安定した高β値を有す
るE/Dゲート型高耐高耐圧半導体装置供される。
圧半導体装置において、低閾値電圧を維持した状態でド
レイン−ゲート間の高耐圧化が図れ、且つオフセット抵
抗が一定の値に形成できるので、安定した高β値を有す
るE/Dゲート型高耐高耐圧半導体装置供される。
第1図は本発明に係るE/Dゲート型高耐高耐圧半導体
装置実施例の要部模式側断面図、第2図(al〜(f)
は本発明に係るE/Dゲート型高耐高耐圧半導体装置造
方法の一実施例を示す工程断面図、 第3図は従来のE/Dゲート型高耐高耐圧半導体装置部
模式側断面図である。 図において、 1はp−型Si基板、 2はフィールド酸化膜、 3はp3型チャネルストッパ、 4.4as 4bはn−型デプリーション領域、5はp
型エンハンスメント領域、 6は厚いゲート酸化膜、 7はゲート電極、 8はn+型ソース領域、 9はn゛型ドレイン領域、 10はレジスト膜の開孔、 11はレジスト膜、 16は第1のゲート酸化膜、 26は薄いゲート酸化膜 (第2のゲート酸化膜)、 104はP゛注入領域、 105はB9注入領域、 108 、109は^S9注入領域 を示す。
装置実施例の要部模式側断面図、第2図(al〜(f)
は本発明に係るE/Dゲート型高耐高耐圧半導体装置造
方法の一実施例を示す工程断面図、 第3図は従来のE/Dゲート型高耐高耐圧半導体装置部
模式側断面図である。 図において、 1はp−型Si基板、 2はフィールド酸化膜、 3はp3型チャネルストッパ、 4.4as 4bはn−型デプリーション領域、5はp
型エンハンスメント領域、 6は厚いゲート酸化膜、 7はゲート電極、 8はn+型ソース領域、 9はn゛型ドレイン領域、 10はレジスト膜の開孔、 11はレジスト膜、 16は第1のゲート酸化膜、 26は薄いゲート酸化膜 (第2のゲート酸化膜)、 104はP゛注入領域、 105はB9注入領域、 108 、109は^S9注入領域 を示す。
Claims (1)
- 【特許請求の範囲】 1)一導電型半導体基板(1)面に、 反対導電型ドレイン領域(9)と、 該ドレイン領域(9)より低不純物濃度の第1の反対導
電型デプリーション領域(4a)と、該半導体基板(1
)より高不純物濃度の一導電型エンハンスメント領域(
5)と、 該第1のデプリーション領域(4a)と同不純物濃度を
有する第2の反対導電型デプリーション領域(4b)と
、 該ドレイン領域(9)と同不純物濃度の反対導電型ソー
ス領域(8)とが順次接して配設され、該一導電型エン
ハンスメント領域(5)上に閾値電圧を規定する薄いゲ
ート絶縁膜(26)が配設され、該第1、第2のデプリ
ーション領域(4a)、(4b)上に該閾値電圧規定用
ゲート絶縁膜(26)よりも厚いゲート絶縁膜(6)が
配設され、 該薄いゲート絶縁膜(26)と厚いゲート絶縁膜(6)
の上部に選択的に一体のゲート電極(7)が配設されて
なることを特徴とするエンハンスメント/デプリーショ
ンゲート型高耐圧半導体装置。 2)一導電型半導体基板面に第1のゲート絶縁膜を形成
する工程と、 該半導体基板面に第1の反対導電型不純物を導入する工
程と、 該第1のゲート絶縁膜の一部を選択的に除去する工程と
、 該第1のゲート絶縁膜除去領域に第1の反対導電型不純
物より高濃度に一導電型不純物を導入する工程と、 該半導体基板上に第2のゲート絶縁膜を形成する工程と
、 該第2のゲート絶縁膜上に、該一導電型不純物導入領域
の上部領域から両側の第1の不純物導入領域の一部上に
オーバラップするゲート電極を設ける工程と、 該ゲート電極をマスクにして該基板面に、該第1の反対
導電型不純物導入領域より高濃度に反対導電型不純物を
導入し反対導電型のソース領域とドレイン領域を形成す
る工程とを有することを特徴とするエンハンスメント/
デプリーションゲート型高耐圧半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61276943A JPS63129657A (ja) | 1986-11-20 | 1986-11-20 | エンハンスメント/デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61276943A JPS63129657A (ja) | 1986-11-20 | 1986-11-20 | エンハンスメント/デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63129657A true JPS63129657A (ja) | 1988-06-02 |
Family
ID=17576572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61276943A Pending JPS63129657A (ja) | 1986-11-20 | 1986-11-20 | エンハンスメント/デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63129657A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5239195A (en) * | 1990-05-17 | 1993-08-24 | Hello S.A. | Mos transistor with high threshold voltage |
-
1986
- 1986-11-20 JP JP61276943A patent/JPS63129657A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5239195A (en) * | 1990-05-17 | 1993-08-24 | Hello S.A. | Mos transistor with high threshold voltage |
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