JPS63129657A - エンハンスメント／デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 - Google Patents
エンハンスメント／デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法Info
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- JPS63129657A JPS63129657A JP61276943A JP27694386A JPS63129657A JP S63129657 A JPS63129657 A JP S63129657A JP 61276943 A JP61276943 A JP 61276943A JP 27694386 A JP27694386 A JP 27694386A JP S63129657 A JPS63129657 A JP S63129657A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/0883—Combination of depletion and enhancement field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
エンハンスメント型チャネル領域上部のゲート絶縁膜を
エンハンスメント型チャネル領域にセルファラインで選
択的に薄く形成し、且つオフセット領域をデプリーショ
ン領域としてエンハンスメントチャネル領域の両側のゲ
ート電極下にエンハンスメントチャネル領域とゲート電
極にセルファラインにより配設することによってβの向
上及び安定化を図り、更にオフセッＨｉ域上のゲート絶
縁膜をエンハンスメント型チャネル領域にセルファライ
ンで選択的に厚く形成することによってドレイン−ゲー
ト間の高耐圧化を図ったエンハンスメント／デプリーシ
ョンゲート型高耐圧半導体装置とその製造方法。
エンハンスメント型チャネル領域にセルファラインで選
択的に薄く形成し、且つオフセット領域をデプリーショ
ン領域としてエンハンスメントチャネル領域の両側のゲ
ート電極下にエンハンスメントチャネル領域とゲート電
極にセルファラインにより配設することによってβの向
上及び安定化を図り、更にオフセッＨｉ域上のゲート絶
縁膜をエンハンスメント型チャネル領域にセルファライ
ンで選択的に厚く形成することによってドレイン−ゲー
ト間の高耐圧化を図ったエンハンスメント／デプリーシ
ョンゲート型高耐圧半導体装置とその製造方法。
本発明はエンハンスメント／デプリーションゲート型高
耐圧半導体装置の構造及び製造方法に係り、特に高耐圧
で且つ高駆動能力を得るための改良構造及びそのセルフ
ァライン技術を用いた製造方法に関する。
耐圧半導体装置の構造及び製造方法に係り、特に高耐圧
で且つ高駆動能力を得るための改良構造及びそのセルフ
ァライン技術を用いた製造方法に関する。
近時、エレクトロルミネッセンス、プラズマディスプレ
イ等で代表される表示デバイス等の高電圧駆動デバイス
の制御回路を具備した半導体ＩＣの所要が増大しており
、且つ上記高電圧駆動デバイスの大規模化、高機能化、
高速化に伴って、制御回路を構成する高耐圧半導体装置
の一層の高耐圧化、大電力化、及び高増幅ファクタ化が
要望されている。
イ等で代表される表示デバイス等の高電圧駆動デバイス
の制御回路を具備した半導体ＩＣの所要が増大しており
、且つ上記高電圧駆動デバイスの大規模化、高機能化、
高速化に伴って、制御回路を構成する高耐圧半導体装置
の一層の高耐圧化、大電力化、及び高増幅ファクタ化が
要望されている。
高耐圧ＭＯ３半導体装置の一種に、オフセット領域をゲ
ート下に設けたデプリーション領域で構成して、ゲート
電圧が印加されない状態即ちオンしない状態において、
エンハンスメント型チャネル領域とドレイン領域との間
に挿入される該デプリーション領域の高抵抗によって該
デプリーション領域とエンハンスメント型チャネル領域
との接触部の電位差を低下させて高ドレイン耐圧化を図
り、且つゲート下にデプリーション領域を設けたことに
よってエンハンスメント領域で構成されるチャネル長を
短縮して高速化が図られると共に、動作時即ちゲート電
圧印加時には極めて低抵抗となるデプリーション領域が
ドレイン−ソース間にチャネル領域と直列に挿入された
状態を構成してオン抵抗を減少させ、これによって高β
化が図られたエンハンスメント／デプリーション（Ｅ／
Ｄ）ゲート型高耐圧半導体装置がある。
ート下に設けたデプリーション領域で構成して、ゲート
電圧が印加されない状態即ちオンしない状態において、
エンハンスメント型チャネル領域とドレイン領域との間
に挿入される該デプリーション領域の高抵抗によって該
デプリーション領域とエンハンスメント型チャネル領域
との接触部の電位差を低下させて高ドレイン耐圧化を図
り、且つゲート下にデプリーション領域を設けたことに
よってエンハンスメント領域で構成されるチャネル長を
短縮して高速化が図られると共に、動作時即ちゲート電
圧印加時には極めて低抵抗となるデプリーション領域が
ドレイン−ソース間にチャネル領域と直列に挿入された
状態を構成してオン抵抗を減少させ、これによって高β
化が図られたエンハンスメント／デプリーション（Ｅ／
Ｄ）ゲート型高耐圧半導体装置がある。
第３図は従来のＥ／Ｄゲート型高耐高耐圧半導体装置部
を示す模式側断面図である。
を示す模式側断面図である。
図において、■はｐ−型シリコン（Ｓｔ）基板、２はフ
ィールド酸化膜、３はｐ゛゛チャネルストッパ、４はｎ
−型デプリーション領域、５はチャネルが形成されるｐ
型エンハンスメント領域、６はゲート酸化膜、７はゲー
ト電極、８はｎ゛゛ソース領域、９はｎ゛型トドレイン
領域示している。
ィールド酸化膜、３はｐ゛゛チャネルストッパ、４はｎ
−型デプリーション領域、５はチャネルが形成されるｐ
型エンハンスメント領域、６はゲート酸化膜、７はゲー
ト電極、８はｎ゛゛ソース領域、９はｎ゛型トドレイン
領域示している。
そして高耐圧ＭＯ３半導体装置においてはドレイン−ゲ
ート間の耐圧を確保するためにゲート絶縁膜が通常より
大幅に厚く形成されるが、上記従来のＥ／Ｄゲート型高
耐高耐圧半導体装置いては図示のようにゲート電極７下
全域のゲート酸化膜４が一様に厚く形成されていたため
閾値電圧が上昇して増幅ファクタ即ちβ値がかなり低下
する。
ート間の耐圧を確保するためにゲート絶縁膜が通常より
大幅に厚く形成されるが、上記従来のＥ／Ｄゲート型高
耐高耐圧半導体装置いては図示のようにゲート電極７下
全域のゲート酸化膜４が一様に厚く形成されていたため
閾値電圧が上昇して増幅ファクタ即ちβ値がかなり低下
する。
またゲート電極７の配設位置がデプリーション領域４と
エンハンスメント領域５との境界位置に対してマスク整
合によって規定されるので、デプリーション領域４の長
さによって決まるオフセント抵抗がばらついてβ値が変
動する。
エンハンスメント領域５との境界位置に対してマスク整
合によって規定されるので、デプリーション領域４の長
さによって決まるオフセント抵抗がばらついてβ値が変
動する。
本発明が解決しようとする問題点は、上記のように従来
のＥ／Ｄゲート型高耐高耐圧半導体装置値の低下及び変
動を生じていたことである。
のＥ／Ｄゲート型高耐高耐圧半導体装置値の低下及び変
動を生じていたことである。
上記問題点は、一導電型半導体基板（１）面に、反対導
電型ドレイン領域（９）と、該ドレイン領域（９）より
低不純物濃度の第１の反対導電型デプリーション領域（
４ａ）と、該半導体基板（１）より高不純物濃度の一導
電型エンハンスメント領域（５）と、該第１のデプリー
ション領域（４ａ）と同不純物濃度を有する第２の反対
導電型デプリーション領域（４ｂ）と、該ドレイン領域
（９）と同不純物濃度の反対導電型ソース領域（８）と
が順次接して配設され、該一導電型エンハンスメント領
域（５）上に闇値電圧を規定する薄いゲート絶縁膜（２
６）が配設され、該第１、第２のデプリーション領域（
４ａ）、（４ｂ）上に該閾値電圧規定用ゲート絶縁膜（
２６）よりも厚いゲート絶縁膜（６）が配設され、該薄
いゲート絶縁膜（２６）と厚いゲート絶縁膜（６）の上
部に選択的に一体のゲート電極（７）が配設されてなる
本発明によるエンハンスメント／デプリーションゲート
型高耐圧半導体装置、及び 一導電型半導体基板面に第１のゲート絶縁膜を形成する
工程と、該半導体基板面に第１の反対導電型不純物を導
入する工程と、該第１のゲート絶縁膜の一部を選択的に
除去する工程と、該第１のゲート絶縁膜除去領域に第１
の反対導電型不純物より高濃度に一導電型不純物を導入
する工程と、該半導体基板上に第２のゲート絶縁膜を形
成する工程と、該第２のゲート絶縁膜上に、該一導電型
不純物導入領域の上部領域から両側の第１の不純物導入
領域の一部上にオーバラップするゲート電極を設ける工
程と、該ゲート電極をマスクにして該基板面に、該第１
の反対導電型不純物導入領域より高濃度に反対導電型不
純物を導入し反対導電型のソース領域とドレイン領域を
形成する工程とを有する本発明によるエンハンスメント
／デプリーションゲート型高耐圧半導体装置の製造方法
によって解決される。
電型ドレイン領域（９）と、該ドレイン領域（９）より
低不純物濃度の第１の反対導電型デプリーション領域（
４ａ）と、該半導体基板（１）より高不純物濃度の一導
電型エンハンスメント領域（５）と、該第１のデプリー
ション領域（４ａ）と同不純物濃度を有する第２の反対
導電型デプリーション領域（４ｂ）と、該ドレイン領域
（９）と同不純物濃度の反対導電型ソース領域（８）と
が順次接して配設され、該一導電型エンハンスメント領
域（５）上に闇値電圧を規定する薄いゲート絶縁膜（２
６）が配設され、該第１、第２のデプリーション領域（
４ａ）、（４ｂ）上に該閾値電圧規定用ゲート絶縁膜（
２６）よりも厚いゲート絶縁膜（６）が配設され、該薄
いゲート絶縁膜（２６）と厚いゲート絶縁膜（６）の上
部に選択的に一体のゲート電極（７）が配設されてなる
本発明によるエンハンスメント／デプリーションゲート
型高耐圧半導体装置、及び 一導電型半導体基板面に第１のゲート絶縁膜を形成する
工程と、該半導体基板面に第１の反対導電型不純物を導
入する工程と、該第１のゲート絶縁膜の一部を選択的に
除去する工程と、該第１のゲート絶縁膜除去領域に第１
の反対導電型不純物より高濃度に一導電型不純物を導入
する工程と、該半導体基板上に第２のゲート絶縁膜を形
成する工程と、該第２のゲート絶縁膜上に、該一導電型
不純物導入領域の上部領域から両側の第１の不純物導入
領域の一部上にオーバラップするゲート電極を設ける工
程と、該ゲート電極をマスクにして該基板面に、該第１
の反対導電型不純物導入領域より高濃度に反対導電型不
純物を導入し反対導電型のソース領域とドレイン領域を
形成する工程とを有する本発明によるエンハンスメント
／デプリーションゲート型高耐圧半導体装置の製造方法
によって解決される。
即ち本発明によるＥ／Ｄゲート型高耐高耐圧半導体装置
いては、エンハンスメント型チャネル領域上部のゲート
絶縁膜が該エンハンスメント型チャネル領域にセルファ
ラインで選択的に薄く形成されることによって低閾値電
圧が確保されてβ値が向上する。
いては、エンハンスメント型チャネル領域上部のゲート
絶縁膜が該エンハンスメント型チャネル領域にセルファ
ラインで選択的に薄く形成されることによって低閾値電
圧が確保されてβ値が向上する。
また、デプリーション領域よりなるオフセット長さがゲ
ート電極幅にセルファラインで一定の長・さに規定され
るので、オフセット抵抗が安定しβ値の変動が防止され
る。
ート電極幅にセルファラインで一定の長・さに規定され
るので、オフセット抵抗が安定しβ値の変動が防止され
る。
更にまた、デプリーション領域即ちオフセットｅＮ域上
のゲート絶縁膜がエンハンスメント型チャネル領域にセ
ルファラインで選択的に厚く形成されるので、低閾値電
圧を確保した侭でドレイン−ゲート間の高耐圧化が図れ
る。
のゲート絶縁膜がエンハンスメント型チャネル領域にセ
ルファラインで選択的に厚く形成されるので、低閾値電
圧を確保した侭でドレイン−ゲート間の高耐圧化が図れ
る。
以上により高耐圧を有し、しかも安定した高β値を有す
るＥ／Ｄゲート型高耐高耐圧半導体装置供される。
るＥ／Ｄゲート型高耐高耐圧半導体装置供される。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明に係るＥ／Ｄゲート型高耐高耐圧半導体
装置実施例における要部を示す模式側断面図で、第２図
（ａｌ〜（ｆ）は本発明に係るＥ／Ｄゲート型高耐高耐
圧半導体装置造方法の一実施例を示す工程断面図である
。
装置実施例における要部を示す模式側断面図で、第２図
（ａｌ〜（ｆ）は本発明に係るＥ／Ｄゲート型高耐高耐
圧半導体装置造方法の一実施例を示す工程断面図である
。
全図を通じ同一対象物は同一符合で示す。
本発明に係るＥ／Ｄゲート型高耐高耐圧半導体装置えば
第１図に示すよるに、フィールド酸化膜２及びその下部
のｐ＋型チャネルストッパ３によって例えばＩＱ”ａｎ
−３程度の不純物濃度を有するｐ型Ｓｉ基板ｌの表面が
分離表出された素子形成領域に、一方何から１０２°Ｃ
ｆｆ１− ’程度の不純物濃度を有するｎ・型ドレイン
領域９と、オフセット領域となる１０１６〜ｌ Ｑ ”
ｃｍ −３程度の不純物濃度の第１のｎ−型デプリー
ション領域４ａと、チャネルが形成される１０”＝ｌＯ
”ｃｍ−”程度の不純物濃度のｐ型エンハンスメント領
域５と、第１のｎ−型デブリージョン領域４ａと同時に
同一不純物濃度に形成されたオフセット領域である第２
のｎ−型デプリージョン領域４ｂと、ｎ゛型トドレイン
領域９同時に同一濃度に形成されたｎ２型ソース領域８
とが順次接して配設され、ｐ型エンハンスメンＨＩ域５
上に選択的に所望の低閾値電圧が得られる例えば厚さ
４００人程０の薄いゲート酸化膜２６が選択的に配設さ
れ、第１と第２のｎ−型デプリージョン領域４ａと４ｂ
の上部に選択的に例えば１０００人程度０厚いゲート酸
化膜６が配設され、上記薄いゲート酸化膜２６と厚いゲ
ート酸化膜６の上部に選択的に例えば多結晶シリコン（
ポリＳｉ）よりなる一体のゲート電極７が配設されてな
っている。
第１図に示すよるに、フィールド酸化膜２及びその下部
のｐ＋型チャネルストッパ３によって例えばＩＱ”ａｎ
−３程度の不純物濃度を有するｐ型Ｓｉ基板ｌの表面が
分離表出された素子形成領域に、一方何から１０２°Ｃ
ｆｆ１− ’程度の不純物濃度を有するｎ・型ドレイン
領域９と、オフセット領域となる１０１６〜ｌ Ｑ ”
ｃｍ −３程度の不純物濃度の第１のｎ−型デプリー
ション領域４ａと、チャネルが形成される１０”＝ｌＯ
”ｃｍ−”程度の不純物濃度のｐ型エンハンスメント領
域５と、第１のｎ−型デブリージョン領域４ａと同時に
同一不純物濃度に形成されたオフセット領域である第２
のｎ−型デプリージョン領域４ｂと、ｎ゛型トドレイン
領域９同時に同一濃度に形成されたｎ２型ソース領域８
とが順次接して配設され、ｐ型エンハンスメンＨＩ域５
上に選択的に所望の低閾値電圧が得られる例えば厚さ
４００人程０の薄いゲート酸化膜２６が選択的に配設さ
れ、第１と第２のｎ−型デプリージョン領域４ａと４ｂ
の上部に選択的に例えば１０００人程度０厚いゲート酸
化膜６が配設され、上記薄いゲート酸化膜２６と厚いゲ
ート酸化膜６の上部に選択的に例えば多結晶シリコン（
ポリＳｉ）よりなる一体のゲート電極７が配設されてな
っている。
上記構造は以下に第２図（ａ）〜（ｆｌを参照して説明
するセルファライン技術を用いた本発明によるＥ／Ｄゲ
ート型高耐高耐圧半導体装置造方法によって容易に形成
される。
するセルファライン技術を用いた本発明によるＥ／Ｄゲ
ート型高耐高耐圧半導体装置造方法によって容易に形成
される。
第２図（ａｌ参照
即ち通常の方法により形成されたフィールド酸化膜２、
及びｐ゛゛チャネルストッパ３によってＩＱｌＳａｍ−
’程度の不純物濃度を有するｐ型Ｓｔ基板１面が分離表
出された素子形成領域ＯＡ上に、先ず通常の熱酸化法に
より厚さ例えば８００人程０の第１のゲート酸化膜１６
を形成する。
及びｐ゛゛チャネルストッパ３によってＩＱｌＳａｍ−
’程度の不純物濃度を有するｐ型Ｓｔ基板１面が分離表
出された素子形成領域ＯＡ上に、先ず通常の熱酸化法に
より厚さ例えば８００人程０の第１のゲート酸化膜１６
を形成する。
第２図（ｂｌ参照
次いで上記第１のゲート酸化膜１６を貫いてＳｔ基板１
面に１０１ｚＣＩ１１−２程度のドーズ量でｎ型不純物
例えばｅ（Ｐ” ）をイオン注入する。（１０４はＰ゛
゛入領域） 第２図（Ｃ）参照 次いで、素子形成領域ＤＡのほぼ中央部に所要のチャネ
ル長に相当する例えば３μｍ幅の開孔１０を有するレジ
スト膜１１を上記第１のゲート酸化膜１６上に形成し、
該レジスト膜１１の開孔１０を介しウェットエツチング
処理等により、ｐ型エンハンスメント領域を形成しよう
とする領域上の第１のゲート酸化膜１６を選択的に除去
し、次いで同じくレジスト膜１１の開孔ｌＯを介して選
択的に１０”〜１０Ｉ２０−２程度の前記Ｐ゛゛入領域
１０４を反転し所定の闇値電圧が得られるドーズ量でｐ
型不純物例えば硼素（Ｂ゛）をイオン注入し、第１のゲ
ート酸化膜１６の開孔の側面にセルファラインするＢ０
注入領域 １０５を形成する。
面に１０１ｚＣＩ１１−２程度のドーズ量でｎ型不純物
例えばｅ（Ｐ” ）をイオン注入する。（１０４はＰ゛
゛入領域） 第２図（Ｃ）参照 次いで、素子形成領域ＤＡのほぼ中央部に所要のチャネ
ル長に相当する例えば３μｍ幅の開孔１０を有するレジ
スト膜１１を上記第１のゲート酸化膜１６上に形成し、
該レジスト膜１１の開孔１０を介しウェットエツチング
処理等により、ｐ型エンハンスメント領域を形成しよう
とする領域上の第１のゲート酸化膜１６を選択的に除去
し、次いで同じくレジスト膜１１の開孔ｌＯを介して選
択的に１０”〜１０Ｉ２０−２程度の前記Ｐ゛゛入領域
１０４を反転し所定の闇値電圧が得られるドーズ量でｐ
型不純物例えば硼素（Ｂ゛）をイオン注入し、第１のゲ
ート酸化膜１６の開孔の側面にセルファラインするＢ０
注入領域 １０５を形成する。
なおこのＢ“のイオン注入は、第１のゲート酸化膜１６
の一部を選択的に除去する前に、レジスト膜１１をマス
クにし第１のゲート酸化膜１６を通して行ってもよい。
の一部を選択的に除去する前に、レジスト膜１１をマス
クにし第１のゲート酸化膜１６を通して行ってもよい。
第２図（ｄ）参照
次いでレジスト膜１１を除去した後、通常の熱酸化を行
ってＢ°注入領域１０５上に第１のゲート酸化膜１６の
開孔の側面にセルファラインで厚さ５００人程０の第２
のゲート酸化膜２６を形成する。この際第１のゲート酸
化膜１６は１１００人程度０厚さの厚いゲート酸化膜６
となる。
ってＢ°注入領域１０５上に第１のゲート酸化膜１６の
開孔の側面にセルファラインで厚さ５００人程０の第２
のゲート酸化膜２６を形成する。この際第１のゲート酸
化膜１６は１１００人程度０厚さの厚いゲート酸化膜６
となる。
またこの熱処理によりＰ゛゛入領域１０４及びＢ゛゛入
領域１０５はほぼ活性化して第１、第２のｎ−型デプリ
ージョン領域４ａ、４ｂ、及びｎ−型領域が反転され前
記第１のゲート酸化膜１６の開孔にセルファラインする
ｐ型エンハンスメント領域５が形成される。従って第１
、第２のｎ−型デプリージョン領域４ａ、４ｂ、の対向
する端面ばｐ型エンハンスメント領域５に接し第１のゲ
ート酸化膜１６の開孔にセルファラインして形成される
。
領域１０５はほぼ活性化して第１、第２のｎ−型デプリ
ージョン領域４ａ、４ｂ、及びｎ−型領域が反転され前
記第１のゲート酸化膜１６の開孔にセルファラインする
ｐ型エンハンスメント領域５が形成される。従って第１
、第２のｎ−型デプリージョン領域４ａ、４ｂ、の対向
する端面ばｐ型エンハンスメント領域５に接し第１のゲ
ート酸化膜１６の開孔にセルファラインして形成される
。
第２図（ｅ）参照
次いでゲート電極形成の前処理を行った後（該前処理に
より第２のゲート酸化膜は４００人、第１のゲート酸化
膜は１０００人程度０厚さになる）、該基板上に４００
０人程度０ポリＳｉ層を気相成長し、該ポリＳｉ層に例
えばｎ型不純物を高濃度にドーズして該ポリＳｉ層に導
電性を付与し、通常のフォトリソグラフィ手段により該
ポリＳｉ層のパターンニングを行ってｐ型エンハンスメ
ント領域５上からその両側の第１、第２のｎ−型デブリ
ージョン領域４ａ１４ｂｓの一部にオーバラップする例
えば９μｍ程度の幅（ゲート長に対応）を有するポリＳ
ｉゲート電極７を形成し、次いで該ゲート電極７をマス
クとして素子形成領域上の厚いゲート酸化膜６をエツチ
ング除去した後、該厚いゲート酸化膜６の除去領域に熱
酸化により例えば２００人程０の薄い酸化膜１８を形成
する。次いで該ゲート電極７をマスクにし薄い酸化膜１
８を通して基板面にｎ型不純物例えば砒素（Ａｓ” ）
を１０１５ω−２程度の高ドーズ量でイオン注入する。
より第２のゲート酸化膜は４００人、第１のゲート酸化
膜は１０００人程度０厚さになる）、該基板上に４００
０人程度０ポリＳｉ層を気相成長し、該ポリＳｉ層に例
えばｎ型不純物を高濃度にドーズして該ポリＳｉ層に導
電性を付与し、通常のフォトリソグラフィ手段により該
ポリＳｉ層のパターンニングを行ってｐ型エンハンスメ
ント領域５上からその両側の第１、第２のｎ−型デブリ
ージョン領域４ａ１４ｂｓの一部にオーバラップする例
えば９μｍ程度の幅（ゲート長に対応）を有するポリＳ
ｉゲート電極７を形成し、次いで該ゲート電極７をマス
クとして素子形成領域上の厚いゲート酸化膜６をエツチ
ング除去した後、該厚いゲート酸化膜６の除去領域に熱
酸化により例えば２００人程０の薄い酸化膜１８を形成
する。次いで該ゲート電極７をマスクにし薄い酸化膜１
８を通して基板面にｎ型不純物例えば砒素（Ａｓ” ）
を１０１５ω−２程度の高ドーズ量でイオン注入する。
（１０８及び１０９はＡｓ”注入領域）
なおここでゲート長に対応するゲート電極７の幅はマス
ク整合により正確に規定され、且つエンハンスメント領
域５の幅もマスク整合により正確に規定されるので、第
１、第２のデプリーション領域４ａ、 ４ｂの合計寸法
は一定の値におさえられ、従って該デプリーション領域
よりなるオフセット抵抗はばらつきのない一定な値とな
る。但し第１、第２のデプリーション領域４ａ、 ４ｂ
の寸法の割り振りは一定にはならない。
ク整合により正確に規定され、且つエンハンスメント領
域５の幅もマスク整合により正確に規定されるので、第
１、第２のデプリーション領域４ａ、 ４ｂの合計寸法
は一定の値におさえられ、従って該デプリーション領域
よりなるオフセット抵抗はばらつきのない一定な値とな
る。但し第１、第２のデプリーション領域４ａ、 ４ｂ
の寸法の割り振りは一定にはならない。
第２図（ｆ）参照
次いで薄い酸化膜１８を除去した後、通常通りＳｉ表出
面に熱酸化により不純物ブロック用酸化膜１２を形成し
た後、該基板上に燐珪酸ガラス（ＰＳＧ）層間絶縁膜１
３を形成し、ソース領域、ドレイン領域、ゲート電極等
へのコンタクト窓１４を形成し、リフロー処理を施して
該コンタクト１４の側面をなだらかに変形させる。ここ
で、前記Ａｓ“注入領域１０８及び１０９は活性化され
て ｎ゛型ソース領域８及びｎ１型ドレイン領域９とな
る。また前記第１、第２のｎ−型デプリーション領域４
ａ、４ｂ、及びｐ型エンハンスメント領域５も完全に活
性化される。
面に熱酸化により不純物ブロック用酸化膜１２を形成し
た後、該基板上に燐珪酸ガラス（ＰＳＧ）層間絶縁膜１
３を形成し、ソース領域、ドレイン領域、ゲート電極等
へのコンタクト窓１４を形成し、リフロー処理を施して
該コンタクト１４の側面をなだらかに変形させる。ここ
で、前記Ａｓ“注入領域１０８及び１０９は活性化され
て ｎ゛型ソース領域８及びｎ１型ドレイン領域９とな
る。また前記第１、第２のｎ−型デプリーション領域４
ａ、４ｂ、及びｐ型エンハンスメント領域５も完全に活
性化される。
次いで通常の方法によりアルミニウム（Ａｌ）等よりな
るソース配線１５、ドレイン配線１６、ゲート配線１７
等を形成する。
るソース配線１５、ドレイン配線１６、ゲート配線１７
等を形成する。
そして以後、図示しないが被覆絶縁膜の形成等がなされ
て本発明に係るＥ／Ｄゲート型高耐高耐圧半導体装置成
する。
て本発明に係るＥ／Ｄゲート型高耐高耐圧半導体装置成
する。
なお本発明に係るＥ／Ｄゲート型高耐高耐圧半導体装置
いられるゲート絶縁膜は実施例に示す酸化膜に限られる
ものではない。
いられるゲート絶縁膜は実施例に示す酸化膜に限られる
ものではない。
またゲート電極の材料もポリＳ１に限られるものではな
い。
い。
上記製造方法の実施例から理解されるように本発明に係
るＥ／Ｄゲート型高耐高耐圧半導体装置いては、エンハ
ンスメント型チャネル領域上のゲート絶縁膜が該エンハ
ンスメント型チャネル領域にセルファラインで選択的に
薄く形成されるので、低閾値電圧が確保されてβ値が向
上する。またデプリーション領域よりなるオフセット領
域の長さがゲート電極の幅即ちゲート長とエンハンスメ
ント型チャネル領域の両方にセルファラインで一定の長
さに規定されるので、オフセット抵抗が一定しβ値の変
動が防止される。そして更に、デプリーション領域即ち
オフセラ） Ｓ！域上のゲート絶縁膜が該領域にセルフ
ァラインで選択的に厚く形成されるので、ドレイン領域
とゲート電極との間の高耐圧が確保される。
るＥ／Ｄゲート型高耐高耐圧半導体装置いては、エンハ
ンスメント型チャネル領域上のゲート絶縁膜が該エンハ
ンスメント型チャネル領域にセルファラインで選択的に
薄く形成されるので、低閾値電圧が確保されてβ値が向
上する。またデプリーション領域よりなるオフセット領
域の長さがゲート電極の幅即ちゲート長とエンハンスメ
ント型チャネル領域の両方にセルファラインで一定の長
さに規定されるので、オフセット抵抗が一定しβ値の変
動が防止される。そして更に、デプリーション領域即ち
オフセラ） Ｓ！域上のゲート絶縁膜が該領域にセルフ
ァラインで選択的に厚く形成されるので、ドレイン領域
とゲート電極との間の高耐圧が確保される。
以上説明のように本発明によれば、ＨＩＤゲート型高耐
圧半導体装置において、低閾値電圧を維持した状態でド
レイン−ゲート間の高耐圧化が図れ、且つオフセット抵
抗が一定の値に形成できるので、安定した高β値を有す
るＥ／Ｄゲート型高耐高耐圧半導体装置供される。
圧半導体装置において、低閾値電圧を維持した状態でド
レイン−ゲート間の高耐圧化が図れ、且つオフセット抵
抗が一定の値に形成できるので、安定した高β値を有す
るＥ／Ｄゲート型高耐高耐圧半導体装置供される。
第１図は本発明に係るＥ／Ｄゲート型高耐高耐圧半導体
装置実施例の要部模式側断面図、第２図（ａｌ〜（ｆ）
は本発明に係るＥ／Ｄゲート型高耐高耐圧半導体装置造
方法の一実施例を示す工程断面図、 第３図は従来のＥ／Ｄゲート型高耐高耐圧半導体装置部
模式側断面図である。 図において、 １はｐ−型Ｓｉ基板、 ２はフィールド酸化膜、 ３はｐ３型チャネルストッパ、 ４．４ａｓ ４ｂはｎ−型デプリーション領域、５はｐ
型エンハンスメント領域、 ６は厚いゲート酸化膜、 ７はゲート電極、 ８はｎ＋型ソース領域、 ９はｎ゛型ドレイン領域、 １０はレジスト膜の開孔、 １１はレジスト膜、 １６は第１のゲート酸化膜、 ２６は薄いゲート酸化膜 （第２のゲート酸化膜）、 １０４はＰ゛注入領域、 １０５はＢ９注入領域、 １０８ 、１０９は＾Ｓ９注入領域 を示す。
装置実施例の要部模式側断面図、第２図（ａｌ〜（ｆ）
は本発明に係るＥ／Ｄゲート型高耐高耐圧半導体装置造
方法の一実施例を示す工程断面図、 第３図は従来のＥ／Ｄゲート型高耐高耐圧半導体装置部
模式側断面図である。 図において、 １はｐ−型Ｓｉ基板、 ２はフィールド酸化膜、 ３はｐ３型チャネルストッパ、 ４．４ａｓ ４ｂはｎ−型デプリーション領域、５はｐ
型エンハンスメント領域、 ６は厚いゲート酸化膜、 ７はゲート電極、 ８はｎ＋型ソース領域、 ９はｎ゛型ドレイン領域、 １０はレジスト膜の開孔、 １１はレジスト膜、 １６は第１のゲート酸化膜、 ２６は薄いゲート酸化膜 （第２のゲート酸化膜）、 １０４はＰ゛注入領域、 １０５はＢ９注入領域、 １０８ 、１０９は＾Ｓ９注入領域 を示す。
Claims (1)
- 【特許請求の範囲】 １）一導電型半導体基板（１）面に、 反対導電型ドレイン領域（９）と、 該ドレイン領域（９）より低不純物濃度の第１の反対導
電型デプリーション領域（４ａ）と、該半導体基板（１
）より高不純物濃度の一導電型エンハンスメント領域（
５）と、 該第１のデプリーション領域（４ａ）と同不純物濃度を
有する第２の反対導電型デプリーション領域（４ｂ）と
、 該ドレイン領域（９）と同不純物濃度の反対導電型ソー
ス領域（８）とが順次接して配設され、該一導電型エン
ハンスメント領域（５）上に閾値電圧を規定する薄いゲ
ート絶縁膜（２６）が配設され、該第１、第２のデプリ
ーション領域（４ａ）、（４ｂ）上に該閾値電圧規定用
ゲート絶縁膜（２６）よりも厚いゲート絶縁膜（６）が
配設され、 該薄いゲート絶縁膜（２６）と厚いゲート絶縁膜（６）
の上部に選択的に一体のゲート電極（７）が配設されて
なることを特徴とするエンハンスメント／デプリーショ
ンゲート型高耐圧半導体装置。 ２）一導電型半導体基板面に第１のゲート絶縁膜を形成
する工程と、 該半導体基板面に第１の反対導電型不純物を導入する工
程と、 該第１のゲート絶縁膜の一部を選択的に除去する工程と
、 該第１のゲート絶縁膜除去領域に第１の反対導電型不純
物より高濃度に一導電型不純物を導入する工程と、 該半導体基板上に第２のゲート絶縁膜を形成する工程と
、 該第２のゲート絶縁膜上に、該一導電型不純物導入領域
の上部領域から両側の第１の不純物導入領域の一部上に
オーバラップするゲート電極を設ける工程と、 該ゲート電極をマスクにして該基板面に、該第１の反対
導電型不純物導入領域より高濃度に反対導電型不純物を
導入し反対導電型のソース領域とドレイン領域を形成す
る工程とを有することを特徴とするエンハンスメント／
デプリーションゲート型高耐圧半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276943A JPS63129657A (ja) | 1986-11-20 | 1986-11-20 | エンハンスメント／デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276943A JPS63129657A (ja) | 1986-11-20 | 1986-11-20 | エンハンスメント／デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129657A true JPS63129657A (ja) | 1988-06-02 |
Family
ID=17576572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276943A Pending JPS63129657A (ja) | 1986-11-20 | 1986-11-20 | エンハンスメント／デプリ−シヨンゲ−ト型高耐圧半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239195A (en) * | 1990-05-17 | 1993-08-24 | Hello S.A. | Mos transistor with high threshold voltage |
-
1986
- 1986-11-20 JP JP61276943A patent/JPS63129657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5239195A (en) * | 1990-05-17 | 1993-08-24 | Hello S.A. | Mos transistor with high threshold voltage |
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