JPS5921191B2 - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
- Publication number
- JPS5921191B2 JPS5921191B2 JP50072587A JP7258775A JPS5921191B2 JP S5921191 B2 JPS5921191 B2 JP S5921191B2 JP 50072587 A JP50072587 A JP 50072587A JP 7258775 A JP7258775 A JP 7258775A JP S5921191 B2 JPS5921191 B2 JP S5921191B2
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- JP
- Japan
- Prior art keywords
- source
- layer
- field effect
- substrate
- gate electrode
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は金属−絶縁膜−半導体構造を有する絶縁ゲート
型半導体装置、いわゆるMIS型電界効果半導体装置の
製造方法に関する。
型半導体装置、いわゆるMIS型電界効果半導体装置の
製造方法に関する。
一般にMIS型トランジスタをスイッチング素子として
使う場合、そのスピードを決定する大きな要因の一つに
、ゲート電極とドレイン拡散層との重なりにより発生す
る容量Cdgがある。
使う場合、そのスピードを決定する大きな要因の一つに
、ゲート電極とドレイン拡散層との重なりにより発生す
る容量Cdgがある。
この容量を減らすと同時に高集積化するために、さらに
短チャネル素子を容易なマスク合せにより実現するため
に、ゲート電極を拡散のマスクとして使う自己整合技術
が開発されているが、横方向の拡散距離は垂直方向の拡
散距離の0.8倍程度にも達するので、Cdgを或る程
度以下に抑える事は困難である。また拡散工程は高温長
時間の工程であるため、結晶に歪等を与え、歩留り、信
頼性、雑音等の面で問題がある。さらに、ソース、ドレ
イン領域を拡散によつて容易に作る事のできる半導体材
料は限られている。従つて今後、益々高速化、高集積化
が進むであろう事を考えると、従来のようにソース、ド
レイン形成に拡散を使用する方法では大きな進展はみら
れない。本発明の目的は拡散工程を必要とせず、従つて
容易に高速化、高集積化を計る事ができ、また全工程を
低温で行なう事ができ、素子の歩留り、信頼性を容易に
高くすることができるMIS型電界効果半導体装置の製
造方法を提供することにある。
短チャネル素子を容易なマスク合せにより実現するため
に、ゲート電極を拡散のマスクとして使う自己整合技術
が開発されているが、横方向の拡散距離は垂直方向の拡
散距離の0.8倍程度にも達するので、Cdgを或る程
度以下に抑える事は困難である。また拡散工程は高温長
時間の工程であるため、結晶に歪等を与え、歩留り、信
頼性、雑音等の面で問題がある。さらに、ソース、ドレ
イン領域を拡散によつて容易に作る事のできる半導体材
料は限られている。従つて今後、益々高速化、高集積化
が進むであろう事を考えると、従来のようにソース、ド
レイン形成に拡散を使用する方法では大きな進展はみら
れない。本発明の目的は拡散工程を必要とせず、従つて
容易に高速化、高集積化を計る事ができ、また全工程を
低温で行なう事ができ、素子の歩留り、信頼性を容易に
高くすることができるMIS型電界効果半導体装置の製
造方法を提供することにある。
本発明の電界効果半導体装置の製造方法は、一導電型の
半導体基板にMIS型電界効果トランジスタを形成する
に際し、ゲート部のパターニングに用いたレジスト層を
マスクとしてゲート電極の端部を陽極酸化し、次いで前
記基体上に該基体に対し整流性接触をなす材料を被着し
た後、前記レジスト層を除去することにより該材料の層
をパターニングして、該材料の層から成るソースまたは
ドレインを形成することを特徴とするものであり以下こ
れを詳細に説明する。本発明はソース、ドレインに拡散
層を用いず、望ましくは、チャネル領域の半導体と障壁
電位差が小さく、しかも基板の半導体とは障壁電位差の
大きい金属でショットキー接触を形成する事によリソー
スまたはドレインを構成し、しかもこの電極はゲート電
極との自己整合配置により被着するものである。
半導体基板にMIS型電界効果トランジスタを形成する
に際し、ゲート部のパターニングに用いたレジスト層を
マスクとしてゲート電極の端部を陽極酸化し、次いで前
記基体上に該基体に対し整流性接触をなす材料を被着し
た後、前記レジスト層を除去することにより該材料の層
をパターニングして、該材料の層から成るソースまたは
ドレインを形成することを特徴とするものであり以下こ
れを詳細に説明する。本発明はソース、ドレインに拡散
層を用いず、望ましくは、チャネル領域の半導体と障壁
電位差が小さく、しかも基板の半導体とは障壁電位差の
大きい金属でショットキー接触を形成する事によリソー
スまたはドレインを構成し、しかもこの電極はゲート電
極との自己整合配置により被着するものである。
本発明に用いるショットキー接触は、高速動作のn形チ
ャネルFETを構成する目的のものであるので、n形半
導体との仕事関数差が小さく、P型半導体との仕事関数
差かそれより大きいことか必要である。ソース・ドレイ
ン電極としては、シリコン基板を用いたn型チヤネルの
場合はジルコニウム、チタン、インジウム等が適当であ
る。
ャネルFETを構成する目的のものであるので、n形半
導体との仕事関数差が小さく、P型半導体との仕事関数
差かそれより大きいことか必要である。ソース・ドレイ
ン電極としては、シリコン基板を用いたn型チヤネルの
場合はジルコニウム、チタン、インジウム等が適当であ
る。
すなわち、それらの仕事関数はn形Siのその値4eV
I.り小さい必要かある。次に実施例に使用したジルコ
ニウムについてのシリコン(Si)と接触した場合のエ
ネルギーバンド構造を第2図に示す。第2図aにおいて
φ,はn形Si(n型チヤネノ(ハ)とソースまたはド
レイン電極との間の障壁電位差でこれは実質的に無視さ
れるので、この場合は、オーム性の電流が流れる。第2
図bにおいて、φ2はP型Si基板との障壁電位差であ
り、約0.7eVとなるため、シヨツトキ一接触が形成
されており、ソース、ドレイン電極間は非導通状態とな
ることが判る。すなわち、上記の如き金属材料をソース
、ドレイン電極に用いた場合、n形チヤネルの生成、消
去をゲートで制御すれば、ソース、ドレイン拡散領域を
要することなく、MIS型トランジスタの動作を達成し
得る。ここで明らかなように、本発明では、ソースまた
はドレインを、基材と整流性接触をなし、かつ基体とは
反対導電型のチヤネルと実質的に非整流性接触をなす材
料の層で構成する。次に本発明実施例を第1図により説
明する。
I.り小さい必要かある。次に実施例に使用したジルコ
ニウムについてのシリコン(Si)と接触した場合のエ
ネルギーバンド構造を第2図に示す。第2図aにおいて
φ,はn形Si(n型チヤネノ(ハ)とソースまたはド
レイン電極との間の障壁電位差でこれは実質的に無視さ
れるので、この場合は、オーム性の電流が流れる。第2
図bにおいて、φ2はP型Si基板との障壁電位差であ
り、約0.7eVとなるため、シヨツトキ一接触が形成
されており、ソース、ドレイン電極間は非導通状態とな
ることが判る。すなわち、上記の如き金属材料をソース
、ドレイン電極に用いた場合、n形チヤネルの生成、消
去をゲートで制御すれば、ソース、ドレイン拡散領域を
要することなく、MIS型トランジスタの動作を達成し
得る。ここで明らかなように、本発明では、ソースまた
はドレインを、基材と整流性接触をなし、かつ基体とは
反対導電型のチヤネルと実質的に非整流性接触をなす材
料の層で構成する。次に本発明実施例を第1図により説
明する。
先ず、第1図aに示す如く、周知のMIS型半導体装置
の製造工程に従つて、P型S1基体1上にフイールド絶
縁膜2およびゲート絶縁膜3を形成し、ゲート電極材料
4を全面に被着し、その表面に所定パターンのフオトレ
ジスタ層5を設ける。ゲート電極材料の層4には不純物
をドーブした多結晶Siのような半導体やアルミニウム
(A1)のような金属を用い得る。フオトレジスト層5
のパターンは、形成すべきゲート電極部上は残し、かつ
ソース・ドレイン電極部上は除去したパターンとする。
この状態でフオトレジスト層5をマスクとして、ゲート
電極材料層4およびゲート絶縁膜3を選択エツチングし
てゲート部のパターニングを行なう。この処理により、
ソース、ドレイン電極を設けるべき領域にはSi基板1
表面か露出する。次いでレジスト層5を残した状態でゲ
ート電極材料層4を陽極酸化すると、レジスト層5端部
下のゲート電極材料層4露出部のみか陽極酸化による酸
化物膜6に変換される。さらにこの状態でレジスト層5
を残したまま、基板上にジルコニウム、チタン、インジ
ウム等のソース、ドレイン電極材料7を真空蒸着により
被着したときの断面を第1図bに示す。この電極材料は
n型多結晶シリコンのようなn型半導体でもよい。陽極
酸化による酸化物膜6の厚さ(横方向)は例えば200
0λとする。第1図bの状態でレジスト層5をレジスト
除去液により除去すると、レジスト層5上のソース、ド
レイン電極材料層7がリフトオフされ、ソース、ドレイ
ン電極パターンが完成する。この状態を第1図cに示す
。向図において、9はゲート電極であり、その端部には
陽極酸化膜6が形成されてソース、ドレイン電極8と絶
縁されている。またフイールド絶縁膜2上にもゲート電
極材料層4が残つているが、ソース、ドレイン電極とは
陽極酸化膜6によつて絶縁されている。このフイールド
絶縁膜2上のゲート電極材料層4はレジスト層5を適当
なパターンとして配線層に用いることもできる。さらに
第1図dに示す如く、必要に応じて絶縁膜10と配線層
11を形成することにより、目的とする電界効果半導体
装置を得る。上記各工程においては、レジスト層5は、
ゲート電極9およびゲート絶縁膜3のパターニング、ゲ
ート電極端部6の選択的な陽極酸化、ソース、ドレイン
電極8のパターニングの3工程でのパターンを画定して
いるので、位置合せ操作に付随する位置ずれは全くなく
、従つてソース、ドレイン電極8はゲート電極9から陽
極酸化膜6の厚さだけ離れた位置に近接配置され、しか
も両電極は確実に絶縁される。例えば、不純物濃度が1
0!6C!IL−3のP型Si基板を用いた場合、チヤ
ネルか形成される大きさのゲート電圧により基板内に形
成される空乏層の厚さ2500λ以下だけの厚さに陽極
酸化膜6が形成されていれば、チヤネルとシヨツトキ一
金属8の実質的にオーミツクな接触か保たれる。すなわ
ち、上記実施例では陽極酸化膜6の厚さ(陽極酸化厚み
)は約2000人であり、従つて電極8は拡散領域なし
でソース、ドレインとして働らくと共に、ゲート電極9
との絶縁性も充分である。基板の不純物濃度がこれより
も低い場合は陽極酸化膜6の厚さはさらに大きくても良
いことは勿論である。ゲート電極とドレインの重なり容
量Cdgは本発明では著しく低減されていることは明ら
かである。以上のように、本発明によれば、拡散工程を
要することなくゲート、ドレインの重なり容量Cdgが
著しく低減されたMIS型電界効果半導体装置を簡単な
工程で製造することができ、高速動作可能な短チヤネル
素子を高い歩留り、かつ高集積度で製造することが可能
になる。
の製造工程に従つて、P型S1基体1上にフイールド絶
縁膜2およびゲート絶縁膜3を形成し、ゲート電極材料
4を全面に被着し、その表面に所定パターンのフオトレ
ジスタ層5を設ける。ゲート電極材料の層4には不純物
をドーブした多結晶Siのような半導体やアルミニウム
(A1)のような金属を用い得る。フオトレジスト層5
のパターンは、形成すべきゲート電極部上は残し、かつ
ソース・ドレイン電極部上は除去したパターンとする。
この状態でフオトレジスト層5をマスクとして、ゲート
電極材料層4およびゲート絶縁膜3を選択エツチングし
てゲート部のパターニングを行なう。この処理により、
ソース、ドレイン電極を設けるべき領域にはSi基板1
表面か露出する。次いでレジスト層5を残した状態でゲ
ート電極材料層4を陽極酸化すると、レジスト層5端部
下のゲート電極材料層4露出部のみか陽極酸化による酸
化物膜6に変換される。さらにこの状態でレジスト層5
を残したまま、基板上にジルコニウム、チタン、インジ
ウム等のソース、ドレイン電極材料7を真空蒸着により
被着したときの断面を第1図bに示す。この電極材料は
n型多結晶シリコンのようなn型半導体でもよい。陽極
酸化による酸化物膜6の厚さ(横方向)は例えば200
0λとする。第1図bの状態でレジスト層5をレジスト
除去液により除去すると、レジスト層5上のソース、ド
レイン電極材料層7がリフトオフされ、ソース、ドレイ
ン電極パターンが完成する。この状態を第1図cに示す
。向図において、9はゲート電極であり、その端部には
陽極酸化膜6が形成されてソース、ドレイン電極8と絶
縁されている。またフイールド絶縁膜2上にもゲート電
極材料層4が残つているが、ソース、ドレイン電極とは
陽極酸化膜6によつて絶縁されている。このフイールド
絶縁膜2上のゲート電極材料層4はレジスト層5を適当
なパターンとして配線層に用いることもできる。さらに
第1図dに示す如く、必要に応じて絶縁膜10と配線層
11を形成することにより、目的とする電界効果半導体
装置を得る。上記各工程においては、レジスト層5は、
ゲート電極9およびゲート絶縁膜3のパターニング、ゲ
ート電極端部6の選択的な陽極酸化、ソース、ドレイン
電極8のパターニングの3工程でのパターンを画定して
いるので、位置合せ操作に付随する位置ずれは全くなく
、従つてソース、ドレイン電極8はゲート電極9から陽
極酸化膜6の厚さだけ離れた位置に近接配置され、しか
も両電極は確実に絶縁される。例えば、不純物濃度が1
0!6C!IL−3のP型Si基板を用いた場合、チヤ
ネルか形成される大きさのゲート電圧により基板内に形
成される空乏層の厚さ2500λ以下だけの厚さに陽極
酸化膜6が形成されていれば、チヤネルとシヨツトキ一
金属8の実質的にオーミツクな接触か保たれる。すなわ
ち、上記実施例では陽極酸化膜6の厚さ(陽極酸化厚み
)は約2000人であり、従つて電極8は拡散領域なし
でソース、ドレインとして働らくと共に、ゲート電極9
との絶縁性も充分である。基板の不純物濃度がこれより
も低い場合は陽極酸化膜6の厚さはさらに大きくても良
いことは勿論である。ゲート電極とドレインの重なり容
量Cdgは本発明では著しく低減されていることは明ら
かである。以上のように、本発明によれば、拡散工程を
要することなくゲート、ドレインの重なり容量Cdgが
著しく低減されたMIS型電界効果半導体装置を簡単な
工程で製造することができ、高速動作可能な短チヤネル
素子を高い歩留り、かつ高集積度で製造することが可能
になる。
第1図a−dは本発明実施例の製造工程を説明する図、
第2図aおよびbは本発明による半導体装置の動作原理
を説明するための図である。
第2図aおよびbは本発明による半導体装置の動作原理
を説明するための図である。
Claims (1)
- 1 一導電型の半導体基体にMIS型電界効果トランジ
スタを形成するに際し、ゲート部のパターニングに用い
たレジスト層をマスクとしてゲート電極の端部を陽極酸
化し、次いで前記基体上に該基体に対し整流性接触をな
す材料を被着した後、前記レジスト層を除去することに
より、該材料の層をパターニングして、該材料の層から
なるソースまたはドレインを形成することを特徴とする
電界効果半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50072587A JPS5921191B2 (ja) | 1975-06-14 | 1975-06-14 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP50072587A JPS5921191B2 (ja) | 1975-06-14 | 1975-06-14 | 電界効果半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS51148380A JPS51148380A (en) | 1976-12-20 |
JPS5921191B2 true JPS5921191B2 (ja) | 1984-05-18 |
Family
ID=13493653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50072587A Expired JPS5921191B2 (ja) | 1975-06-14 | 1975-06-14 | 電界効果半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5921191B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54149469U (ja) * | 1978-04-05 | 1979-10-17 | ||
JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Jx日鉱日石金属株式会社 | ショットキー接合fetの製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4924585A (ja) * | 1972-06-29 | 1974-03-05 |
-
1975
- 1975-06-14 JP JP50072587A patent/JPS5921191B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4924585A (ja) * | 1972-06-29 | 1974-03-05 |
Also Published As
Publication number | Publication date |
---|---|
JPS51148380A (en) | 1976-12-20 |
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