JPS5921191B2 - 電界効果半導体装置の製造方法 - Google Patents
電界効果半導体装置の製造方法Info
- Publication number
- JPS5921191B2 JPS5921191B2 JP50072587A JP7258775A JPS5921191B2 JP S5921191 B2 JPS5921191 B2 JP S5921191B2 JP 50072587 A JP50072587 A JP 50072587A JP 7258775 A JP7258775 A JP 7258775A JP S5921191 B2 JPS5921191 B2 JP S5921191B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- layer
- field effect
- substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は金属−絶縁膜−半導体構造を有する絶縁ゲート
型半導体装置、いわゆるＭＩＳ型電界効果半導体装置の
製造方法に関する。
型半導体装置、いわゆるＭＩＳ型電界効果半導体装置の
製造方法に関する。
一般にＭＩＳ型トランジスタをスイッチング素子として
使う場合、そのスピードを決定する大きな要因の一つに
、ゲート電極とドレイン拡散層との重なりにより発生す
る容量Ｃｄｇがある。
使う場合、そのスピードを決定する大きな要因の一つに
、ゲート電極とドレイン拡散層との重なりにより発生す
る容量Ｃｄｇがある。
この容量を減らすと同時に高集積化するために、さらに
短チャネル素子を容易なマスク合せにより実現するため
に、ゲート電極を拡散のマスクとして使う自己整合技術
が開発されているが、横方向の拡散距離は垂直方向の拡
散距離の０．８倍程度にも達するので、Ｃｄｇを或る程
度以下に抑える事は困難である。また拡散工程は高温長
時間の工程であるため、結晶に歪等を与え、歩留り、信
頼性、雑音等の面で問題がある。さらに、ソース、ドレ
イン領域を拡散によつて容易に作る事のできる半導体材
料は限られている。従つて今後、益々高速化、高集積化
が進むであろう事を考えると、従来のようにソース、ド
レイン形成に拡散を使用する方法では大きな進展はみら
れない。本発明の目的は拡散工程を必要とせず、従つて
容易に高速化、高集積化を計る事ができ、また全工程を
低温で行なう事ができ、素子の歩留り、信頼性を容易に
高くすることができるＭＩＳ型電界効果半導体装置の製
造方法を提供することにある。
短チャネル素子を容易なマスク合せにより実現するため
に、ゲート電極を拡散のマスクとして使う自己整合技術
が開発されているが、横方向の拡散距離は垂直方向の拡
散距離の０．８倍程度にも達するので、Ｃｄｇを或る程
度以下に抑える事は困難である。また拡散工程は高温長
時間の工程であるため、結晶に歪等を与え、歩留り、信
頼性、雑音等の面で問題がある。さらに、ソース、ドレ
イン領域を拡散によつて容易に作る事のできる半導体材
料は限られている。従つて今後、益々高速化、高集積化
が進むであろう事を考えると、従来のようにソース、ド
レイン形成に拡散を使用する方法では大きな進展はみら
れない。本発明の目的は拡散工程を必要とせず、従つて
容易に高速化、高集積化を計る事ができ、また全工程を
低温で行なう事ができ、素子の歩留り、信頼性を容易に
高くすることができるＭＩＳ型電界効果半導体装置の製
造方法を提供することにある。
本発明の電界効果半導体装置の製造方法は、一導電型の
半導体基板にＭＩＳ型電界効果トランジスタを形成する
に際し、ゲート部のパターニングに用いたレジスト層を
マスクとしてゲート電極の端部を陽極酸化し、次いで前
記基体上に該基体に対し整流性接触をなす材料を被着し
た後、前記レジスト層を除去することにより該材料の層
をパターニングして、該材料の層から成るソースまたは
ドレインを形成することを特徴とするものであり以下こ
れを詳細に説明する。本発明はソース、ドレインに拡散
層を用いず、望ましくは、チャネル領域の半導体と障壁
電位差が小さく、しかも基板の半導体とは障壁電位差の
大きい金属でショットキー接触を形成する事によリソー
スまたはドレインを構成し、しかもこの電極はゲート電
極との自己整合配置により被着するものである。
半導体基板にＭＩＳ型電界効果トランジスタを形成する
に際し、ゲート部のパターニングに用いたレジスト層を
マスクとしてゲート電極の端部を陽極酸化し、次いで前
記基体上に該基体に対し整流性接触をなす材料を被着し
た後、前記レジスト層を除去することにより該材料の層
をパターニングして、該材料の層から成るソースまたは
ドレインを形成することを特徴とするものであり以下こ
れを詳細に説明する。本発明はソース、ドレインに拡散
層を用いず、望ましくは、チャネル領域の半導体と障壁
電位差が小さく、しかも基板の半導体とは障壁電位差の
大きい金属でショットキー接触を形成する事によリソー
スまたはドレインを構成し、しかもこの電極はゲート電
極との自己整合配置により被着するものである。
本発明に用いるショットキー接触は、高速動作のｎ形チ
ャネルＦＥＴを構成する目的のものであるので、ｎ形半
導体との仕事関数差が小さく、Ｐ型半導体との仕事関数
差かそれより大きいことか必要である。ソース・ドレイ
ン電極としては、シリコン基板を用いたｎ型チヤネルの
場合はジルコニウム、チタン、インジウム等が適当であ
る。
ャネルＦＥＴを構成する目的のものであるので、ｎ形半
導体との仕事関数差が小さく、Ｐ型半導体との仕事関数
差かそれより大きいことか必要である。ソース・ドレイ
ン電極としては、シリコン基板を用いたｎ型チヤネルの
場合はジルコニウム、チタン、インジウム等が適当であ
る。
すなわち、それらの仕事関数はｎ形Ｓｉのその値４ｅＶ
Ｉ．り小さい必要かある。次に実施例に使用したジルコ
ニウムについてのシリコン（Ｓｉ）と接触した場合のエ
ネルギーバンド構造を第２図に示す。第２図ａにおいて
φ，はｎ形Ｓｉ（ｎ型チヤネノ（ハ）とソースまたはド
レイン電極との間の障壁電位差でこれは実質的に無視さ
れるので、この場合は、オーム性の電流が流れる。第２
図ｂにおいて、φ２はＰ型Ｓｉ基板との障壁電位差であ
り、約０．７ｅＶとなるため、シヨツトキ一接触が形成
されており、ソース、ドレイン電極間は非導通状態とな
ることが判る。すなわち、上記の如き金属材料をソース
、ドレイン電極に用いた場合、ｎ形チヤネルの生成、消
去をゲートで制御すれば、ソース、ドレイン拡散領域を
要することなく、ＭＩＳ型トランジスタの動作を達成し
得る。ここで明らかなように、本発明では、ソースまた
はドレインを、基材と整流性接触をなし、かつ基体とは
反対導電型のチヤネルと実質的に非整流性接触をなす材
料の層で構成する。次に本発明実施例を第１図により説
明する。
Ｉ．り小さい必要かある。次に実施例に使用したジルコ
ニウムについてのシリコン（Ｓｉ）と接触した場合のエ
ネルギーバンド構造を第２図に示す。第２図ａにおいて
φ，はｎ形Ｓｉ（ｎ型チヤネノ（ハ）とソースまたはド
レイン電極との間の障壁電位差でこれは実質的に無視さ
れるので、この場合は、オーム性の電流が流れる。第２
図ｂにおいて、φ２はＰ型Ｓｉ基板との障壁電位差であ
り、約０．７ｅＶとなるため、シヨツトキ一接触が形成
されており、ソース、ドレイン電極間は非導通状態とな
ることが判る。すなわち、上記の如き金属材料をソース
、ドレイン電極に用いた場合、ｎ形チヤネルの生成、消
去をゲートで制御すれば、ソース、ドレイン拡散領域を
要することなく、ＭＩＳ型トランジスタの動作を達成し
得る。ここで明らかなように、本発明では、ソースまた
はドレインを、基材と整流性接触をなし、かつ基体とは
反対導電型のチヤネルと実質的に非整流性接触をなす材
料の層で構成する。次に本発明実施例を第１図により説
明する。
先ず、第１図ａに示す如く、周知のＭＩＳ型半導体装置
の製造工程に従つて、Ｐ型Ｓ１基体１上にフイールド絶
縁膜２およびゲート絶縁膜３を形成し、ゲート電極材料
４を全面に被着し、その表面に所定パターンのフオトレ
ジスタ層５を設ける。ゲート電極材料の層４には不純物
をドーブした多結晶Ｓｉのような半導体やアルミニウム
（Ａ１）のような金属を用い得る。フオトレジスト層５
のパターンは、形成すべきゲート電極部上は残し、かつ
ソース・ドレイン電極部上は除去したパターンとする。
この状態でフオトレジスト層５をマスクとして、ゲート
電極材料層４およびゲート絶縁膜３を選択エツチングし
てゲート部のパターニングを行なう。この処理により、
ソース、ドレイン電極を設けるべき領域にはＳｉ基板１
表面か露出する。次いでレジスト層５を残した状態でゲ
ート電極材料層４を陽極酸化すると、レジスト層５端部
下のゲート電極材料層４露出部のみか陽極酸化による酸
化物膜６に変換される。さらにこの状態でレジスト層５
を残したまま、基板上にジルコニウム、チタン、インジ
ウム等のソース、ドレイン電極材料７を真空蒸着により
被着したときの断面を第１図ｂに示す。この電極材料は
ｎ型多結晶シリコンのようなｎ型半導体でもよい。陽極
酸化による酸化物膜６の厚さ（横方向）は例えば２００
０λとする。第１図ｂの状態でレジスト層５をレジスト
除去液により除去すると、レジスト層５上のソース、ド
レイン電極材料層７がリフトオフされ、ソース、ドレイ
ン電極パターンが完成する。この状態を第１図ｃに示す
。向図において、９はゲート電極であり、その端部には
陽極酸化膜６が形成されてソース、ドレイン電極８と絶
縁されている。またフイールド絶縁膜２上にもゲート電
極材料層４が残つているが、ソース、ドレイン電極とは
陽極酸化膜６によつて絶縁されている。このフイールド
絶縁膜２上のゲート電極材料層４はレジスト層５を適当
なパターンとして配線層に用いることもできる。さらに
第１図ｄに示す如く、必要に応じて絶縁膜１０と配線層
１１を形成することにより、目的とする電界効果半導体
装置を得る。上記各工程においては、レジスト層５は、
ゲート電極９およびゲート絶縁膜３のパターニング、ゲ
ート電極端部６の選択的な陽極酸化、ソース、ドレイン
電極８のパターニングの３工程でのパターンを画定して
いるので、位置合せ操作に付随する位置ずれは全くなく
、従つてソース、ドレイン電極８はゲート電極９から陽
極酸化膜６の厚さだけ離れた位置に近接配置され、しか
も両電極は確実に絶縁される。例えば、不純物濃度が１
０！６Ｃ！ＩＬ−３のＰ型Ｓｉ基板を用いた場合、チヤ
ネルか形成される大きさのゲート電圧により基板内に形
成される空乏層の厚さ２５００λ以下だけの厚さに陽極
酸化膜６が形成されていれば、チヤネルとシヨツトキ一
金属８の実質的にオーミツクな接触か保たれる。すなわ
ち、上記実施例では陽極酸化膜６の厚さ（陽極酸化厚み
）は約２０００人であり、従つて電極８は拡散領域なし
でソース、ドレインとして働らくと共に、ゲート電極９
との絶縁性も充分である。基板の不純物濃度がこれより
も低い場合は陽極酸化膜６の厚さはさらに大きくても良
いことは勿論である。ゲート電極とドレインの重なり容
量Ｃｄｇは本発明では著しく低減されていることは明ら
かである。以上のように、本発明によれば、拡散工程を
要することなくゲート、ドレインの重なり容量Ｃｄｇが
著しく低減されたＭＩＳ型電界効果半導体装置を簡単な
工程で製造することができ、高速動作可能な短チヤネル
素子を高い歩留り、かつ高集積度で製造することが可能
になる。
の製造工程に従つて、Ｐ型Ｓ１基体１上にフイールド絶
縁膜２およびゲート絶縁膜３を形成し、ゲート電極材料
４を全面に被着し、その表面に所定パターンのフオトレ
ジスタ層５を設ける。ゲート電極材料の層４には不純物
をドーブした多結晶Ｓｉのような半導体やアルミニウム
（Ａ１）のような金属を用い得る。フオトレジスト層５
のパターンは、形成すべきゲート電極部上は残し、かつ
ソース・ドレイン電極部上は除去したパターンとする。
この状態でフオトレジスト層５をマスクとして、ゲート
電極材料層４およびゲート絶縁膜３を選択エツチングし
てゲート部のパターニングを行なう。この処理により、
ソース、ドレイン電極を設けるべき領域にはＳｉ基板１
表面か露出する。次いでレジスト層５を残した状態でゲ
ート電極材料層４を陽極酸化すると、レジスト層５端部
下のゲート電極材料層４露出部のみか陽極酸化による酸
化物膜６に変換される。さらにこの状態でレジスト層５
を残したまま、基板上にジルコニウム、チタン、インジ
ウム等のソース、ドレイン電極材料７を真空蒸着により
被着したときの断面を第１図ｂに示す。この電極材料は
ｎ型多結晶シリコンのようなｎ型半導体でもよい。陽極
酸化による酸化物膜６の厚さ（横方向）は例えば２００
０λとする。第１図ｂの状態でレジスト層５をレジスト
除去液により除去すると、レジスト層５上のソース、ド
レイン電極材料層７がリフトオフされ、ソース、ドレイ
ン電極パターンが完成する。この状態を第１図ｃに示す
。向図において、９はゲート電極であり、その端部には
陽極酸化膜６が形成されてソース、ドレイン電極８と絶
縁されている。またフイールド絶縁膜２上にもゲート電
極材料層４が残つているが、ソース、ドレイン電極とは
陽極酸化膜６によつて絶縁されている。このフイールド
絶縁膜２上のゲート電極材料層４はレジスト層５を適当
なパターンとして配線層に用いることもできる。さらに
第１図ｄに示す如く、必要に応じて絶縁膜１０と配線層
１１を形成することにより、目的とする電界効果半導体
装置を得る。上記各工程においては、レジスト層５は、
ゲート電極９およびゲート絶縁膜３のパターニング、ゲ
ート電極端部６の選択的な陽極酸化、ソース、ドレイン
電極８のパターニングの３工程でのパターンを画定して
いるので、位置合せ操作に付随する位置ずれは全くなく
、従つてソース、ドレイン電極８はゲート電極９から陽
極酸化膜６の厚さだけ離れた位置に近接配置され、しか
も両電極は確実に絶縁される。例えば、不純物濃度が１
０！６Ｃ！ＩＬ−３のＰ型Ｓｉ基板を用いた場合、チヤ
ネルか形成される大きさのゲート電圧により基板内に形
成される空乏層の厚さ２５００λ以下だけの厚さに陽極
酸化膜６が形成されていれば、チヤネルとシヨツトキ一
金属８の実質的にオーミツクな接触か保たれる。すなわ
ち、上記実施例では陽極酸化膜６の厚さ（陽極酸化厚み
）は約２０００人であり、従つて電極８は拡散領域なし
でソース、ドレインとして働らくと共に、ゲート電極９
との絶縁性も充分である。基板の不純物濃度がこれより
も低い場合は陽極酸化膜６の厚さはさらに大きくても良
いことは勿論である。ゲート電極とドレインの重なり容
量Ｃｄｇは本発明では著しく低減されていることは明ら
かである。以上のように、本発明によれば、拡散工程を
要することなくゲート、ドレインの重なり容量Ｃｄｇが
著しく低減されたＭＩＳ型電界効果半導体装置を簡単な
工程で製造することができ、高速動作可能な短チヤネル
素子を高い歩留り、かつ高集積度で製造することが可能
になる。
第１図ａ−ｄは本発明実施例の製造工程を説明する図、
第２図ａおよびｂは本発明による半導体装置の動作原理
を説明するための図である。
第２図ａおよびｂは本発明による半導体装置の動作原理
を説明するための図である。
Claims (1)
- １ 一導電型の半導体基体にＭＩＳ型電界効果トランジ
スタを形成するに際し、ゲート部のパターニングに用い
たレジスト層をマスクとしてゲート電極の端部を陽極酸
化し、次いで前記基体上に該基体に対し整流性接触をな
す材料を被着した後、前記レジスト層を除去することに
より、該材料の層をパターニングして、該材料の層から
なるソースまたはドレインを形成することを特徴とする
電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50072587A JPS5921191B2 (ja) | 1975-06-14 | 1975-06-14 | 電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50072587A JPS5921191B2 (ja) | 1975-06-14 | 1975-06-14 | 電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51148380A JPS51148380A (en) | 1976-12-20 |
| JPS5921191B2 true JPS5921191B2 (ja) | 1984-05-18 |
Family
ID=13493653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50072587A Expired JPS5921191B2 (ja) | 1975-06-14 | 1975-06-14 | 電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921191B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54149469U (ja) * | 1978-04-05 | 1979-10-17 | ||
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924585A (ja) * | 1972-06-29 | 1974-03-05 |
-
1975
- 1975-06-14 JP JP50072587A patent/JPS5921191B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924585A (ja) * | 1972-06-29 | 1974-03-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51148380A (en) | 1976-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2774952B2 (ja) | 半導体素子の製造方法 | |
| JPS5921191B2 (ja) | 電界効果半導体装置の製造方法 | |
| JPH03227562A (ja) | 絶縁ゲート電界効果トランジスタとその製造方法 | |
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPS6366069B2 (ja) | ||
| JPS6246570A (ja) | 縦形半導体装置及びその製造方法 | |
| JPH0684939A (ja) | Ｍｉｓ電界効果半導体装置の製造方法 | |
| JP2500688B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| KR100376874B1 (ko) | 반도체장치의트랜지스터제조방법 | |
| JPH0555589A (ja) | 絶縁ゲート形電界効果トランジスタ及びその製造方法 | |
| JPS6016469A (ja) | Ｍｉｓ半導体装置の製法 | |
| KR0155301B1 (ko) | 중첩구조를 구비한 모스 전계효과 트랜지스터의 제조방법 | |
| JPS63129664A (ja) | 半導体装置の製造方法 | |
| JPS6294985A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH03238867A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPS6136974A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS61229369A (ja) | 半導体装置の製造方法 | |
| JPS6292372A (ja) | Ｍｉｓ半導体装置の製造方法 | |
| JPS63114173A (ja) | 半導体装置の製造方法 | |
| JPH10275912A (ja) | 半導体装置及びその製造方法 | |
| JPS6038874B2 (ja) | 絶縁物ゲ−ト電界効果トランジスタの製造方法 | |
| JPS6146984B2 (ja) | ||
| JPH01137673A (ja) | 半導体装置の製造方法 |