JPS5887874A - 絶縁ゲ−ト形半導体装置 - Google Patents
絶縁ゲ−ト形半導体装置Info
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- JPS5887874A JPS5887874A JP56185437A JP18543781A JPS5887874A JP S5887874 A JPS5887874 A JP S5887874A JP 56185437 A JP56185437 A JP 56185437A JP 18543781 A JP18543781 A JP 18543781A JP S5887874 A JPS5887874 A JP S5887874A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
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- H01L29/402—Field plates
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート半導体装置、特に縦形MO8FET
(Most界効果トランジスタ)の高耐圧化に関する。
(Most界効果トランジスタ)の高耐圧化に関する。
パワー用l・ランジスタどして使用される縦形MOS
F E Tは、例えば第1図に示すようにN″型Si基
板1.N型S1工ピタギシヤル層2をドレインとし、基
板のN層2の表面の一部にP縁領域3を形成し、P型領
域表面の一部にN−1型領域4を設けてソースとし、ソ
ース・ドレインtMIOP型領域上に酸化膜(Si02
膜)5を介17て多結晶S1層6を設けてこれをゲート
電極とL、N1ノース。
F E Tは、例えば第1図に示すようにN″型Si基
板1.N型S1工ピタギシヤル層2をドレインとし、基
板のN層2の表面の一部にP縁領域3を形成し、P型領
域表面の一部にN−1型領域4を設けてソースとし、ソ
ース・ドレインtMIOP型領域上に酸化膜(Si02
膜)5を介17て多結晶S1層6を設けてこれをゲート
電極とL、N1ノース。
P層にコンタクトするl!’ai極7を設はゲー用・へ
の電■・印加によってP型領域θ)ソース・ドレイン電
流を制御するもθ)である。
の電■・印加によってP型領域θ)ソース・ドレイン電
流を制御するもθ)である。
このような構造のM OS F E’l’はチャネル部
抵抗が小さく、9mか大きくとれ、又ドレイン電極をチ
ップ(基板)1の裏側から取り出すためチップ−Lの実
装密度か一トリ、セル設計−ヒ有利である。ところでこ
の縦形M OS F E i”の耐)Eを向トさせる手
段として、P型つェル拡藪を用いてPノ上り領域3の一
部を深く形成し、そのため厚いN型基板(NJ*2)を
用いる場合、オン抵抗ItoNが人ぎくなる。
抵抗が小さく、9mか大きくとれ、又ドレイン電極をチ
ップ(基板)1の裏側から取り出すためチップ−Lの実
装密度か一トリ、セル設計−ヒ有利である。ところでこ
の縦形M OS F E i”の耐)Eを向トさせる手
段として、P型つェル拡藪を用いてPノ上り領域3の一
部を深く形成し、そのため厚いN型基板(NJ*2)を
用いる場合、オン抵抗ItoNが人ぎくなる。
しかしオン抵抗を小さくするためP型ウェルを形成しな
いで薄いN型基板を用(・る場合、素子の耐圧が低くな
る。
いで薄いN型基板を用(・る場合、素子の耐圧が低くな
る。
ここで本願出願人においては、リ スとなるNl−型領
域に接続するA石(−アルミニー’/ 〕−) 寛電極
の一部をフィールドプレート7aとして基板の周辺方向
に延在させることを提案して−・るが、この場合、M
OS F E’1”動作時にP型領域からN型基板へ延
びる空乏層8の−・都が′ツイールドブし−ドアaの終
端部直下で基板表面に向かい1、−とで電界集中をおこ
す結県耐月−が低tすることにな1.た。
域に接続するA石(−アルミニー’/ 〕−) 寛電極
の一部をフィールドプレート7aとして基板の周辺方向
に延在させることを提案して−・るが、この場合、M
OS F E’1”動作時にP型領域からN型基板へ延
びる空乏層8の−・都が′ツイールドブし−ドアaの終
端部直下で基板表面に向かい1、−とで電界集中をおこ
す結県耐月−が低tすることにな1.た。
本発明はL記点にかんがみ゛(なされたものであり、そ
の目的は、うすい半導体基体を用いて素子の耐圧向Jユ
を図るごとにある。
の目的は、うすい半導体基体を用いて素子の耐圧向Jユ
を図るごとにある。
第2図は本発明の原理的構造を小才実施例を断面図によ
りあられ−4ものである。
りあられ−4ものである。
第1図゛C小したこれまでの縦形M OS F Ei”
と異なるとこうは、基体周辺部ゲートとなる多結晶Si
層+7)一部9を周辺り向に絶縁膜10トに延在させ4
)とともに、ソースとなるN+型領領域オーミック接続
するA−eIIQ7の−571)をフィールドプレー
トどしてL記のIH辺方向に延びた多結晶Si層9の−
1を絶縁膜(例えばP S G膜)11を介して覆い、
さらにそれを越えて基板1i’i1辺り向−\延在させ
るものである。なお同図におい“(12は基板周辺f(
そ−て設けたN1拡赦ガー ドリング層であり、13は
このN++散層にコンタクトするA1膜である。
と異なるとこうは、基体周辺部ゲートとなる多結晶Si
層+7)一部9を周辺り向に絶縁膜10トに延在させ4
)とともに、ソースとなるN+型領領域オーミック接続
するA−eIIQ7の−571)をフィールドプレー
トどしてL記のIH辺方向に延びた多結晶Si層9の−
1を絶縁膜(例えばP S G膜)11を介して覆い、
さらにそれを越えて基板1i’i1辺り向−\延在させ
るものである。なお同図におい“(12は基板周辺f(
そ−て設けたN1拡赦ガー ドリング層であり、13は
このN++散層にコンタクトするA1膜である。
第3図は第2図のM OS F Ei”を得ろための製
造プロセスの要部をボす。なおこのフロセスではN1ガ
ー ド1目・グ部分を省略していイ)。以下各工稈に従
って説明する。
造プロセスの要部をボす。なおこのフロセスではN1ガ
ー ド1目・グ部分を省略していイ)。以下各工稈に従
って説明する。
(al N”型Sl基板1 )、−h K N型8皿
層2をエピタキシャル成長させた基体を用意し、N層2
表面に酸化膜10をマスクと゛するボロン・イオン打込
み。
層2をエピタキシャル成長させた基体を用意し、N層2
表面に酸化膜10をマスクと゛するボロン・イオン打込
み。
拡散によってP型領域3をJし成した後、アクティブ領
域の酸化膜を取り除き薄いゲート酸化膜5を形成する。
域の酸化膜を取り除き薄いゲート酸化膜5を形成する。
(bl 酸化膜のLに多結晶Sr膜を杉成し、ゲート
となるべき部分6とフィー/L)’lの一部9を残して
他をエッチ除去1、ご−の多結晶−、Srをマスクどシ
ー、てN+拡散によりセルフアシ1ン的にへ1ソース領
域4を形成する。
となるべき部分6とフィー/L)’lの一部9を残して
他をエッチ除去1、ご−の多結晶−、Srをマスクどシ
ー、てN+拡散によりセルフアシ1ン的にへ1ソース領
域4を形成する。
tta 全面にPS G (リンシリケー トカラス
)等の層間絶縁膜11を)し成すζ)。
)等の層間絶縁膜11を)し成すζ)。
id+ ソ ス部とP領域(ハ表面の絶縁膜の−・部
をコン2タクトボトエノナl、ACを蒸着スるこJ・に
よりソース電極7を形成11、そθ)一部はフィールド
プレート7bとしてIM辺Fに延在さぜる。
をコン2タクトボトエノナl、ACを蒸着スるこJ・に
よりソース電極7を形成11、そθ)一部はフィールド
プレート7bとしてIM辺Fに延在さぜる。
以1一実施例で述べた本発明によ才(ばゲートとなる多
結晶S 1層、!:、111!極の2層構造とすること
によって電界を緩和し耐圧を向上(例えば約100V程
度向Jユ)させることかできる。すなわち、第2図に不
すように、多結晶Si層によるフィールドフレート9に
よって空乏層8か周辺す向に拡がり、その外側でAn!
mKよるフィーノ【ドブレート7biこよって空乏層か
さらに延びるととで電界集中を緩和できる。この場合、
多結晶81層の外周縁かC)A I3膜の外周縁までσ
)11111隔1が人きいほど耐圧の効果が得られる。
結晶S 1層、!:、111!極の2層構造とすること
によって電界を緩和し耐圧を向上(例えば約100V程
度向Jユ)させることかできる。すなわち、第2図に不
すように、多結晶Si層によるフィールドフレート9に
よって空乏層8か周辺す向に拡がり、その外側でAn!
mKよるフィーノ【ドブレート7biこよって空乏層か
さらに延びるととで電界集中を緩和できる。この場合、
多結晶81層の外周縁かC)A I3膜の外周縁までσ
)11111隔1が人きいほど耐圧の効果が得られる。
かつ、その場合A、e膜下の絶縁膜(10,11)の厚
さ1が大きいほど大きし・耐圧が得られることになる。
さ1が大きいほど大きし・耐圧が得られることになる。
したかっ″C本発明によれば、ウェル拡散層がなく−C
も耐圧が得られることにより、N型基体の厚さを1νく
する必要がなく、低イヤン抵抗化が可能であイ)。なお
、製造プロセスではP型ウェル拡散−1,程が+要であ
り、その分たけ工稈数を11−減できる。
も耐圧が得られることにより、N型基体の厚さを1νく
する必要がなく、低イヤン抵抗化が可能であイ)。なお
、製造プロセスではP型ウェル拡散−1,程が+要であ
り、その分たけ工稈数を11−減できる。
本発明は低耐圧、低オン抵抗の縦Jl艮パワーMO8F
E Tに適用(、た場合きわめて有効でAする。
E Tに適用(、た場合きわめて有効でAする。
第1図は縦形M OS F E Tのこれまでσ)タイ
プの例を不す要部縦断面図、第2図は本発明による縦形
M OS F ETの例を下す要部縦断面図、第3図+
al〜idlは本発明による縦形MO8FE1Fの製造
プロセスの一部に程御1面図である。 1 ヘ1基板、2 N層、3・・P領域、41・・・N
+領領域5 ゲー ト絶縁膜、0 寮帖晶S1ゲート、
7・・・A2電極、7a、7b・・フィールドプレート
、8 空乏層、9 多結J7.Si膜(フィーハトプレ
−ト)、10・・・絶縁膜、11・・・層間絶縁膜。 第 2 図
プの例を不す要部縦断面図、第2図は本発明による縦形
M OS F ETの例を下す要部縦断面図、第3図+
al〜idlは本発明による縦形MO8FE1Fの製造
プロセスの一部に程御1面図である。 1 ヘ1基板、2 N層、3・・P領域、41・・・N
+領領域5 ゲー ト絶縁膜、0 寮帖晶S1ゲート、
7・・・A2電極、7a、7b・・フィールドプレート
、8 空乏層、9 多結J7.Si膜(フィーハトプレ
−ト)、10・・・絶縁膜、11・・・層間絶縁膜。 第 2 図
Claims (1)
- 1、第1導亀型半導体基体をドレインとし、該半導体基
体表面の一部に第2導電型領域を形成してこの第2導電
型領域表面の一部に第1導電型領域を設けてソースとし
、ソ・−ス・ドレイン間の第2導電領域上に第1の絶縁
膜を介して設けた半導体層をゲート電極としてこのゲー
トへの印加電圧によって前記第2導電型領域表面のソー
ス・ドレイン電流を制御する電界効果半導体装置におし
・て、」二記ゲートとなる半導体層の一部を基体周辺方
向に延在させるとともに一1=記ソースとなる第1導電
型領域にオーミック接続する導体層を上記ゲートとなる
半導体層上に第2の絶縁膜を介し”C延在させ、さらに
それを越えて外側に延在させたことを特徴とする絶縁ケ
ート半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56185437A JPS5887874A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56185437A JPS5887874A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5887874A true JPS5887874A (ja) | 1983-05-25 |
Family
ID=16170770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56185437A Pending JPS5887874A (ja) | 1981-11-20 | 1981-11-20 | 絶縁ゲ−ト形半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5887874A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62213167A (ja) * | 1986-03-10 | 1987-09-19 | シリコニクス インコ−ポレイテツド | パワ−mosトランジスタの製造方法 |
EP0660416A1 (en) * | 1993-12-22 | 1995-06-28 | AT&T Corp. | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
WO1998002925A1 (de) * | 1996-07-16 | 1998-01-22 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
-
1981
- 1981-11-20 JP JP56185437A patent/JPS5887874A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62213167A (ja) * | 1986-03-10 | 1987-09-19 | シリコニクス インコ−ポレイテツド | パワ−mosトランジスタの製造方法 |
EP0660416A1 (en) * | 1993-12-22 | 1995-06-28 | AT&T Corp. | Semiconductor device with reduced high voltage termination area and high breakdown voltage |
WO1998002925A1 (de) * | 1996-07-16 | 1998-01-22 | Siemens Aktiengesellschaft | Halbleiterbauelement mit einer steuerelektrode zur modulation der leitfähigkeit eines kanalbereichs unter verwendung einer feldplattenstruktur |
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