JPH01291466A - Mos電界効果トランジスタとその製造方法 - Google Patents
Mos電界効果トランジスタとその製造方法Info
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- JPH01291466A JPH01291466A JP12057488A JP12057488A JPH01291466A JP H01291466 A JPH01291466 A JP H01291466A JP 12057488 A JP12057488 A JP 12057488A JP 12057488 A JP12057488 A JP 12057488A JP H01291466 A JPH01291466 A JP H01291466A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はMOSLSIの構成にft′31!lな高性能
微41MOS電界効果トランジスタ(以下MOSトラン
ジスタと称す)の構造とその製造方法に関する。
微41MOS電界効果トランジスタ(以下MOSトラン
ジスタと称す)の構造とその製造方法に関する。
(従来技術)
第5図は従来のポリシリコンゲート型のMOSトランジ
スタ10の断面図であり、11はシリコン単結晶からな
るP型半導体基板である。12及び13はn型活性層に
よって形成されたソース領域及びドレイン領域であり、
それぞれの先端部は突出部12a、13aを形成してい
る。14は突出部12a、13bを結ぶチャンネルであ
り、このチャンネル14形成部の上にゲート絶縁用酸化
膜15を介してポリシリコンからなるゲート部16が形
成されている。グー1−絶縁用酸化膜15は略−様な厚
さ(500人)を有し、その延在部はソース領域12及
びドレイン領域13を覆っている。
スタ10の断面図であり、11はシリコン単結晶からな
るP型半導体基板である。12及び13はn型活性層に
よって形成されたソース領域及びドレイン領域であり、
それぞれの先端部は突出部12a、13aを形成してい
る。14は突出部12a、13bを結ぶチャンネルであ
り、このチャンネル14形成部の上にゲート絶縁用酸化
膜15を介してポリシリコンからなるゲート部16が形
成されている。グー1−絶縁用酸化膜15は略−様な厚
さ(500人)を有し、その延在部はソース領域12及
びドレイン領域13を覆っている。
15aはゲート絶縁用酸化膜15の延在部に形成された
コンタクトポールであり、コンタクトホール15aを介
してA、liからなるソースな極17及びドレイン電極
18がソース領域12及びドレイン領域にオーミックに
結合形成されている。
コンタクトポールであり、コンタクトホール15aを介
してA、liからなるソースな極17及びドレイン電極
18がソース領域12及びドレイン領域にオーミックに
結合形成されている。
上記構成からなるMOS)ランジスタの製造方法を説明
すると、まず、P型半導体基板11の上に、約500人
の厚さのゲート絶縁用酸化膜15を形成したのち、この
上に所定の寸法を有するポリシリコンからなるゲート部
16を形成する。
すると、まず、P型半導体基板11の上に、約500人
の厚さのゲート絶縁用酸化膜15を形成したのち、この
上に所定の寸法を有するポリシリコンからなるゲート部
16を形成する。
次に、このゲート部16をマスクとしてリン又はヒ素等
の不純物を注入したのち、アニールを行うことにより活
性化させソース領域12及びドレイン領域13を形成す
るが、この時、不純物は横方向にも拡散し、ゲート16
の下方まで侵入するから、ソース領域12及びドレイン
領域13の端部にはゲート部16が上方に存在する突端
領域12a及び13aが形成される。
の不純物を注入したのち、アニールを行うことにより活
性化させソース領域12及びドレイン領域13を形成す
るが、この時、不純物は横方向にも拡散し、ゲート16
の下方まで侵入するから、ソース領域12及びドレイン
領域13の端部にはゲート部16が上方に存在する突端
領域12a及び13aが形成される。
その後、ソース領域12及びドレイン領域13上の絶縁
用酸化1’fi15の延在部にホトリソグラフィ等の手
段を用いてコンタクトホール15aを形成したのち、こ
れらのコンタクトホール15aを利用してA1等の金属
によるソース電極17及びドレイン電極18を形成しM
OSトランジスタ10を得ていた。
用酸化1’fi15の延在部にホトリソグラフィ等の手
段を用いてコンタクトホール15aを形成したのち、こ
れらのコンタクトホール15aを利用してA1等の金属
によるソース電極17及びドレイン電極18を形成しM
OSトランジスタ10を得ていた。
第6図は従来のMOSトランジスタ10の電流経路説明
図であり、以下同図を用いて電流経路を説明する。
図であり、以下同図を用いて電流経路を説明する。
チャンネル14を通り抜け、ソース領域12に達した電
流20はゲート部16が上方に存在する突端領域12a
を通過するに際し、ゲート部16がソース電極18に対
して正の電圧を与えられているためゲート部16側に引
き寄せられる結果、表面に電流20が集中した薄い層が
形成されるが、この層は蓄積層12bと呼ばれ、これに
よる抵抗は蓄積抵抗R1と呼ばれている。
流20はゲート部16が上方に存在する突端領域12a
を通過するに際し、ゲート部16がソース電極18に対
して正の電圧を与えられているためゲート部16側に引
き寄せられる結果、表面に電流20が集中した薄い層が
形成されるが、この層は蓄積層12bと呼ばれ、これに
よる抵抗は蓄積抵抗R1と呼ばれている。
蓄積層12bを通過した電流20はソース領域12中に
拡散して流れソース電極17に達する。
拡散して流れソース電極17に達する。
前者による抵抗はソース拡散シート抵抗R2、後者のソ
ース電極17とソース領域12のオーミック結合部の抵
抗はコンタクト抵抗R1と呼ばれている。従って、ソー
ス領域12側の寄生抵抗をRとすれば、 R= R+ + R2+ Rs ・・・(1)で表
わされる。
ース電極17とソース領域12のオーミック結合部の抵
抗はコンタクト抵抗R1と呼ばれている。従って、ソー
ス領域12側の寄生抵抗をRとすれば、 R= R+ + R2+ Rs ・・・(1)で表
わされる。
(解決すべき課題)
−i的にMOS)−ランジスタの相互コンダクタンスを
g、とすると、 (但し11 ニドレイン電流、■o;ゲート電圧)と表
わされるが、このg、は寄生抵抗Rが大となると、小と
なる性質を有している。
g、とすると、 (但し11 ニドレイン電流、■o;ゲート電圧)と表
わされるが、このg、は寄生抵抗Rが大となると、小と
なる性質を有している。
寄生抵抗Rに寄与する前記の3抵抗R,、R2。
R1のうち蓄積抵抗R1が最も大きいため、g。
を大とするには蓄積抵抗R1を小とする必要がある。し
かし、従来の構造では、蓄積抵抗R8を小とするには、
この上にゲート部16が存在する突端領域12aを減ら
す方法が考えられるが、そのためにはソース領域12を
浅くすることか考えられるがソース拡散シート抵抗R2
が反対に大となるから寄生抵抗Rを小とすることは困難
であった。
かし、従来の構造では、蓄積抵抗R8を小とするには、
この上にゲート部16が存在する突端領域12aを減ら
す方法が考えられるが、そのためにはソース領域12を
浅くすることか考えられるがソース拡散シート抵抗R2
が反対に大となるから寄生抵抗Rを小とすることは困難
であった。
また、短チャンネル化は、高周波特性の改善、LSI化
に不可欠であるが、これによってドレイン領域13側の
空乏層19内の電界強度は大となり、ホットエレクトロ
ンが発生し、酸化膜15中に入り、ゲートしきい値電圧
を下げる等の不都合があった。ドレイン領域13側の空
乏層19のホットエレクトロンを抑えるには、ドレイン
不純物濃度を下げてドレイン領域13付近の電界強度を
下げる方法が有効であるが、従来構造ではドレイン領域
13とソース領域12とを同時に形成するためドレイン
不純物濃度を下げるとソース不純物濃度も下がり、ソー
ス領域12側の寄生抵抗Rは大となりglが小となる等
の問題点があった。
に不可欠であるが、これによってドレイン領域13側の
空乏層19内の電界強度は大となり、ホットエレクトロ
ンが発生し、酸化膜15中に入り、ゲートしきい値電圧
を下げる等の不都合があった。ドレイン領域13側の空
乏層19のホットエレクトロンを抑えるには、ドレイン
不純物濃度を下げてドレイン領域13付近の電界強度を
下げる方法が有効であるが、従来構造ではドレイン領域
13とソース領域12とを同時に形成するためドレイン
不純物濃度を下げるとソース不純物濃度も下がり、ソー
ス領域12側の寄生抵抗Rは大となりglが小となる等
の問題点があった。
(課題を解決するための手段)
本発明は上記課題を解決するためになされたものであり
半導体基板上にソース及びドレインの両領域を形成し、
これらソース及びドレイン両領域の突端間を結ぶチャン
ネル上にゲート絶縁用酸化膜を介してゲート部を形成す
ると共に上記ゲート絶縁用酸化膜の延在部にコンタクト
ポールを形成し、ソース電極及びドレインia ’ff
lを設けてなるMOS電界効果トランジスタにおいて、
上記ゲート絶縁用酸化膜の延長部の厚さをゲート絶縁用
酸化膜の厚さより4倍以上厚くなるように形成し、かつ
、前記ゲート部の端部を少なくとも前記ゲート絶縁用酸
化膜の延在部に重ねたことを特徴とするMOS電界効果
トランジスタとその製造方法を提供しようとするもので
ある。
半導体基板上にソース及びドレインの両領域を形成し、
これらソース及びドレイン両領域の突端間を結ぶチャン
ネル上にゲート絶縁用酸化膜を介してゲート部を形成す
ると共に上記ゲート絶縁用酸化膜の延在部にコンタクト
ポールを形成し、ソース電極及びドレインia ’ff
lを設けてなるMOS電界効果トランジスタにおいて、
上記ゲート絶縁用酸化膜の延長部の厚さをゲート絶縁用
酸化膜の厚さより4倍以上厚くなるように形成し、かつ
、前記ゲート部の端部を少なくとも前記ゲート絶縁用酸
化膜の延在部に重ねたことを特徴とするMOS電界効果
トランジスタとその製造方法を提供しようとするもので
ある。
(実施例)
第1図は本発明になる第1実施例のMOSトランジスタ
30の一部断面図であり、第2図は第1図に示すMOS
トランジスタ30の要部拡大図であり、以下同図を用い
て説明するが、前記従来例の構成要素と同一構成要素に
は同一符号を付し説明を省略し、異なる点のみを説明す
る。
30の一部断面図であり、第2図は第1図に示すMOS
トランジスタ30の要部拡大図であり、以下同図を用い
て説明するが、前記従来例の構成要素と同一構成要素に
は同一符号を付し説明を省略し、異なる点のみを説明す
る。
異なる点は酸化膜31を−様な厚さに形成せず、チャン
ネル14上にのみ従来同様厚さj 、 =500〜60
0人のゲート絶縁用酸化膜31aを形成し。
ネル14上にのみ従来同様厚さj 、 =500〜60
0人のゲート絶縁用酸化膜31aを形成し。
これに連結するゲート絶縁用酸化11!31aの延在部
31bの厚さj2を2000Å以上となる様に連続的と
形成した点と、ポリシリコンからなるゲート部32の一
端部32aをゲート絶縁用酸化膜31aの延在部31b
に重ねる様に形成した点および、ドレイン、ソース領域
の先端がゲート絶縁用酸化r!l!31 aとその延在
部31bの厚い酸化膜との境界付近に存在する点である
。第2図から明らかな様に、本発明になるM OS ?
−ランジスタ1oのソース領域12においては、ゲート
部32が上方に存在する突端領域12a上の酸化物31
bの厚さ1は従来のゲート絶縁用酸化膜31bの厚さ1
゜よりテーパ状に厚くなっているなめ、この突端領域1
2aにかかる電界強度は従来のものより小さくなり、ソ
ース領域12を流れる電流32は上方に密集した前記蓄
積層12bを作ることなく、直にこの突端領域12aに
拡散し、ソース電[!17に達するから、蓄積層抵抗R
2は従来のものに比較して小さくすることが可能となる
。またドレイン領域13も前記ソース領域12と同様な
構成のため、ドレイン領域13側の空乏層19内の電界
強度は小さくなりホットエレクトロンの発生を防ぐこと
が出来る。
31bの厚さj2を2000Å以上となる様に連続的と
形成した点と、ポリシリコンからなるゲート部32の一
端部32aをゲート絶縁用酸化膜31aの延在部31b
に重ねる様に形成した点および、ドレイン、ソース領域
の先端がゲート絶縁用酸化r!l!31 aとその延在
部31bの厚い酸化膜との境界付近に存在する点である
。第2図から明らかな様に、本発明になるM OS ?
−ランジスタ1oのソース領域12においては、ゲート
部32が上方に存在する突端領域12a上の酸化物31
bの厚さ1は従来のゲート絶縁用酸化膜31bの厚さ1
゜よりテーパ状に厚くなっているなめ、この突端領域1
2aにかかる電界強度は従来のものより小さくなり、ソ
ース領域12を流れる電流32は上方に密集した前記蓄
積層12bを作ることなく、直にこの突端領域12aに
拡散し、ソース電[!17に達するから、蓄積層抵抗R
2は従来のものに比較して小さくすることが可能となる
。またドレイン領域13も前記ソース領域12と同様な
構成のため、ドレイン領域13側の空乏層19内の電界
強度は小さくなりホットエレクトロンの発生を防ぐこと
が出来る。
第3図は本発明になる第2実施例のMOSトランジスタ
40の一部断面図であり、第2図に示す第1実施例のM
OSトランジスタ30と異なる点のみを説明するならば
、ソース領域41及びドレイン領域42をそれぞれ高濃
度層41a及び42aと低濃度層41b及び42bとで
形成したMOSトランジスタに本発明を適用した例であ
り、低濃度142bを入れることによりホットエレクト
ロンの発生をより低く抑えることが出来る。効果として
は、前記第1実施例の場合と略同様の効果が期待される
ため説明を省略する。
40の一部断面図であり、第2図に示す第1実施例のM
OSトランジスタ30と異なる点のみを説明するならば
、ソース領域41及びドレイン領域42をそれぞれ高濃
度層41a及び42aと低濃度層41b及び42bとで
形成したMOSトランジスタに本発明を適用した例であ
り、低濃度142bを入れることによりホットエレクト
ロンの発生をより低く抑えることが出来る。効果として
は、前記第1実施例の場合と略同様の効果が期待される
ため説明を省略する。
第4図(a)〜(d)は第1図に示す本発明になる第1
実施例のMOSトランジスタ3oの1製造方法を説明す
るための主要工程概略図であり、以下同図を用いて製造
方法について説明する。
実施例のMOSトランジスタ3oの1製造方法を説明す
るための主要工程概略図であり、以下同図を用いて製造
方法について説明する。
同図(a>に示す様に、シリコン単結晶からなるp型半
導体基板11上に、MOSトランジスタ30を形成する
領域に例えば厚さj+=500〜600人のSiO*か
らなるゲート絶縁用の酸化膜31aを形成し、素子分離
領域にこれより厚い酸化膜33を形成したのち、全表面
に窒化シリコン膜34を形成する。
導体基板11上に、MOSトランジスタ30を形成する
領域に例えば厚さj+=500〜600人のSiO*か
らなるゲート絶縁用の酸化膜31aを形成し、素子分離
領域にこれより厚い酸化膜33を形成したのち、全表面
に窒化シリコン膜34を形成する。
次に、同図(b)に示す様にゲート部32を形成する部
分にレジスト35を形成し、池の窒化シリコン膜34を
エツチング等の手段により除去した後ソース・ドレイン
形成用の不純物36を酸化膜31の上方から注入し、不
純物領域38.39を形成する。
分にレジスト35を形成し、池の窒化シリコン膜34を
エツチング等の手段により除去した後ソース・ドレイン
形成用の不純物36を酸化膜31の上方から注入し、不
純物領域38.39を形成する。
次に、同図(c)に示す様に、酸素雰囲気中でアニール
を行うと、窒化シリコン膜34は酸化のマスクとなるた
めゲート絶縁用酸化膜34aの厚さjlは増加しないが
、ドレイン及びソース領域12及び13上の酸化膜31
bは、シリコン単結晶基板が酸化されてS i O2と
なるため次第に厚さ1□を増すが、本発明の場合j 2
=2000Å以上としである。また、酸化膜31bの厚
さ1□が増すと共に窒化膜34の端部34a近傍にも酸
素がまわり込む結果、ゲート用絶縁用酸化膜31aの端
部の厚さにはテーパ状31dに増大する。また、ソース
及びドレイン領域12.13ら酸化が進行するにつれて
拡散移動し、その端部に突端部12a。
を行うと、窒化シリコン膜34は酸化のマスクとなるた
めゲート絶縁用酸化膜34aの厚さjlは増加しないが
、ドレイン及びソース領域12及び13上の酸化膜31
bは、シリコン単結晶基板が酸化されてS i O2と
なるため次第に厚さ1□を増すが、本発明の場合j 2
=2000Å以上としである。また、酸化膜31bの厚
さ1□が増すと共に窒化膜34の端部34a近傍にも酸
素がまわり込む結果、ゲート用絶縁用酸化膜31aの端
部の厚さにはテーパ状31dに増大する。また、ソース
及びドレイン領域12.13ら酸化が進行するにつれて
拡散移動し、その端部に突端部12a。
13aを形成する。
次に同図(d)に示す様に、窒化シリコン膜34をエツ
チング等により除去したのち、ポリシリコンからなるゲ
ート部32をその端部32aか酸化膜31のテーパ部3
1dに重なる様に形成し、ソース及びドレイン領域12
.13上の酸化膜31b上にコンタクトホール31cを
形成し2.1等からなるソース電極17及びドレイン電
極18を設けることにより第1図に示す本発明のMoS
トランジスタ30を得ることが出来る。
チング等により除去したのち、ポリシリコンからなるゲ
ート部32をその端部32aか酸化膜31のテーパ部3
1dに重なる様に形成し、ソース及びドレイン領域12
.13上の酸化膜31b上にコンタクトホール31cを
形成し2.1等からなるソース電極17及びドレイン電
極18を設けることにより第1図に示す本発明のMoS
トランジスタ30を得ることが出来る。
(発明の効果)
上述の様に、本発明になるMOS)−ランジスタにおい
ては、半導体基板上にソース及びドレインの両領域を形
成し、これらソース及びドレイン両領域の突端間を結ぶ
チャンネル上にゲート絶縁用酸化膜を介してゲート部を
形成すると共に上記ゲート絶縁用酸化膜の延在部にコン
タクトホールを形成し、ソース電極及びドレイン電極を
設けてなるMOs電界効果トランジスタにおいて、上記
ゲート絶縁用酸化膜の延長部の厚さをゲート絶縁用酸化
膜の厚さより4倍以上厚くなるように形成し、かつ、前
記ゲート部の端部を少なくとも前記ゲート絶縁用酸化膜
の延在部に重ねたためソース領域に蓄積層を作らず、そ
の結果寄生抵抗を小とすることが出来るため相互コンダ
クタンスg、は大となり、またドレイン領域の電界強度
を下げることができ、ポットエレクトロンの発生を防ぐ
ことが出来るから、ゲートしきい値電圧の変動をおさえ
ることができ特性と信頼性に優れたMOSトランジスタ
を提供することが可能となる。
ては、半導体基板上にソース及びドレインの両領域を形
成し、これらソース及びドレイン両領域の突端間を結ぶ
チャンネル上にゲート絶縁用酸化膜を介してゲート部を
形成すると共に上記ゲート絶縁用酸化膜の延在部にコン
タクトホールを形成し、ソース電極及びドレイン電極を
設けてなるMOs電界効果トランジスタにおいて、上記
ゲート絶縁用酸化膜の延長部の厚さをゲート絶縁用酸化
膜の厚さより4倍以上厚くなるように形成し、かつ、前
記ゲート部の端部を少なくとも前記ゲート絶縁用酸化膜
の延在部に重ねたためソース領域に蓄積層を作らず、そ
の結果寄生抵抗を小とすることが出来るため相互コンダ
クタンスg、は大となり、またドレイン領域の電界強度
を下げることができ、ポットエレクトロンの発生を防ぐ
ことが出来るから、ゲートしきい値電圧の変動をおさえ
ることができ特性と信頼性に優れたMOSトランジスタ
を提供することが可能となる。
また本発明になる製造方法によれば、上述の構造を有す
るMOSトランジスタを容易に製造することが出来る。
るMOSトランジスタを容易に製造することが出来る。
第1図は本発明になる第1実施例のMOS)ランジスタ
の一部断面図、第2図は第1図に示すMoSトランジス
タの要部拡大図、第3図は本発明になる第2実施例のM
OSトランジスタの一部断面図、第4図(a)〜(d)
は第1図に示す本発明になる第1実施例のMOSトラン
ジスタの1製造方法を説明するための主要概略図、第5
図は従来のポリシリコンゲート型のMOSトランジスタ
の断面図、第6図は従来のMOS)ランジスタの電流経
路説明図である。 11・・・半導体基板、12.4・・・ソース領域、1
2a、13a、41a、42a・・・突@領域、13.
42・・・ドレイン領域、14・・・チャンネル、17
・・・ソース電極、18・・・ドレイン電極、19・・
・空乏層、20・・・電流、 30.40・・・MOSI−ランジスタ、31・・・酸
化膜、31a・・・ゲート絶縁用酸化膜、 32・・・ゲート部、33・・・電流。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 第4図
の一部断面図、第2図は第1図に示すMoSトランジス
タの要部拡大図、第3図は本発明になる第2実施例のM
OSトランジスタの一部断面図、第4図(a)〜(d)
は第1図に示す本発明になる第1実施例のMOSトラン
ジスタの1製造方法を説明するための主要概略図、第5
図は従来のポリシリコンゲート型のMOSトランジスタ
の断面図、第6図は従来のMOS)ランジスタの電流経
路説明図である。 11・・・半導体基板、12.4・・・ソース領域、1
2a、13a、41a、42a・・・突@領域、13.
42・・・ドレイン領域、14・・・チャンネル、17
・・・ソース電極、18・・・ドレイン電極、19・・
・空乏層、20・・・電流、 30.40・・・MOSI−ランジスタ、31・・・酸
化膜、31a・・・ゲート絶縁用酸化膜、 32・・・ゲート部、33・・・電流。 特許出願人 日本ビクター株式会社 代表者 垣木邦夫 第4図
Claims (2)
- (1)半導体基板上にソース及びドレインの両領域を形
成し、これらソース及びドレイン両領域の突端間を結ぶ
チャンネル上にゲート絶縁用酸化膜を介してゲート部を
形成すると共に上記ゲート絶縁用酸化膜の延在部にコン
タクトホールを形成し、ソース電極及びドレイン電極を
設けてなるMOS電界効果トランジスタにおいて、上記
ゲート絶縁用酸化膜の延長部の厚さをゲート絶縁用酸化
膜の厚さより4倍以上厚くなるように形成し、かつ、前
記ゲート部の端部を少なくとも前記ゲート絶縁用酸化膜
の延在部に重ねたことを特徴とするMOS電界効果トラ
ンジスタ。 - (2)半導体基板上に薄い絶縁膜を形成する工程、ゲー
ト形成予定地に窒化シリコン膜を形成する工程、前記窒
化シリコン膜をマスクとしてソース・ドレイン不純物を
注入する工程、前記窒化シリコンをマスクとして酸化に
より前記絶縁膜の厚さを増大させる工程、前記窒化シリ
コン膜を除去し、上記薄い絶縁膜上にゲート部を形成す
る工程、前記絶縁膜の厚さ増大部にソース及びドレイン
電極を形成する工程からなることを特徴とするMOS電
界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12057488A JPH01291466A (ja) | 1988-05-19 | 1988-05-19 | Mos電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12057488A JPH01291466A (ja) | 1988-05-19 | 1988-05-19 | Mos電界効果トランジスタとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01291466A true JPH01291466A (ja) | 1989-11-24 |
Family
ID=14789662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12057488A Pending JPH01291466A (ja) | 1988-05-19 | 1988-05-19 | Mos電界効果トランジスタとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01291466A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
-
1988
- 1988-05-19 JP JP12057488A patent/JPH01291466A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
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