JPH03138982A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03138982A JPH03138982A JP1274905A JP27490589A JPH03138982A JP H03138982 A JPH03138982 A JP H03138982A JP 1274905 A JP1274905 A JP 1274905A JP 27490589 A JP27490589 A JP 27490589A JP H03138982 A JPH03138982 A JP H03138982A
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置とその製造方法に関するもので、
特に、不揮発性メモリを含む半導体装置の特性向上と高
信頼性に関する。
特に、不揮発性メモリを含む半導体装置の特性向上と高
信頼性に関する。
従来例の不揮発性メモリを含む半導体装置の製造方法を
第２図を用いて説明する。第２図は、半導体装置のチャ
ネル長方向での断面図を示す。なお第２図に１つのメモ
リセルな示す。
第２図を用いて説明する。第２図は、半導体装置のチャ
ネル長方向での断面図を示す。なお第２図に１つのメモ
リセルな示す。
まず、第２図（ａ）に示すように、第１導電型の半導体
基板１０に、フィールド酸化膜１１を形成して、このフ
ィールド酸化膜１１に囲まれた活性化領域を形成する。
基板１０に、フィールド酸化膜１１を形成して、このフ
ィールド酸化膜１１に囲まれた活性化領域を形成する。
そして、この活性化領域上にゲート酸化膜１２を形成し
、更に全面にゲート電極材料として例えば多結晶シリコ
ンを成長させる。その後この多結晶シリコンをフォトリ
ソグラフィとエツチングによりバターニングすることに
よりゲート電極材料である多結晶シリコンからなるゲー
ト電極１３Ａ、１３Ｂを形成する。
、更に全面にゲート電極材料として例えば多結晶シリコ
ンを成長させる。その後この多結晶シリコンをフォトリ
ソグラフィとエツチングによりバターニングすることに
よりゲート電極材料である多結晶シリコンからなるゲー
ト電極１３Ａ、１３Ｂを形成する。
次いで、第２図ｆｂ）に示すように、酸化雰囲気中で熱
処理を行い、ゲート電極１３Ａ、１３Ｂの表面にシリコ
ン酸化膜１４を形成する。次いで、ゲート電極１３Ａ、
１３Ｂをマスクにしてゲート酸化膜１２を除去し、ゲー
ト電極ｔ３Ａ、１３Ｂ間にメモリ素子領域１５を開口す
る。続いて、このメモリ素子領域１５に、二酸化シリコ
ン膜からなるメモリゲート絶縁膜１６とシリコン窒化膜
からなるメモリ窒化膜１７と二酸化シリコン膜からなる
上面酸化膜１８と、メモリゲート電極材料として例えば
多結晶シリコン膜からなるメモリゲート電極１９とをフ
ォトリソグラフィとエツチングにヨリバターニングし形
成する。
処理を行い、ゲート電極１３Ａ、１３Ｂの表面にシリコ
ン酸化膜１４を形成する。次いで、ゲート電極１３Ａ、
１３Ｂをマスクにしてゲート酸化膜１２を除去し、ゲー
ト電極ｔ３Ａ、１３Ｂ間にメモリ素子領域１５を開口す
る。続いて、このメモリ素子領域１５に、二酸化シリコ
ン膜からなるメモリゲート絶縁膜１６とシリコン窒化膜
からなるメモリ窒化膜１７と二酸化シリコン膜からなる
上面酸化膜１８と、メモリゲート電極材料として例えば
多結晶シリコン膜からなるメモリゲート電極１９とをフ
ォトリソグラフィとエツチングにヨリバターニングし形
成する。
次いで、第２図（Ｃ）に示すように、メモリゲート電極
１９およびゲート電極１３Ａ、１３Ｂをマスクとして第
２導電型のソース２０およびドレイン２１を形成し、不
揮発性メモリを含む半導体装置を形成する。
１９およびゲート電極１３Ａ、１３Ｂをマスクとして第
２導電型のソース２０およびドレイン２１を形成し、不
揮発性メモリを含む半導体装置を形成する。
しかしながら、前記従来形成方法による半導体装置は、
ゲート電極１３Ａ、１ｔＢのシリコン酸化膜１４下の素
子領域４０で、ゲート電界の影響を受けにくいいわゆる
オフセットとなるため、この素子領域４０部分が高抵抗
となり、電流駆動能力の低下を招（。また、メモリゲー
ト電極１９に充分に高い正電圧を印加することにより、
半導体基板１０のシリコン単結晶の伝導帯の電子がトン
ネル現象によって、メモリゲート絶縁膜１６の薄い二酸
化シリコン膜中な通ってメモリゲート絶縁膜１６と、メ
モリ窒化膜１７界面の準位に捕獲し、しきい値電圧を変
化させメモリ特性を得る場合、素子領域４０部分が高抵
抗のため供給される電子が、メモリゲート電極１９直下
の領域だけが支配的となり、しきい値電圧変化が小さい
という課題がある。さらに、メモリゲート電極１９とゲ
ート電極１３Ａ、１３Ｂとの絶縁は、ゲート電極１３Ａ
、１３Ｂすなわちゲート電極材料である多結晶シリコン
を酸化して形成したシリコン酸化膜１４によりなされて
いるだけであり絶縁膜耐圧や信頼性低下を生じるという
課題がある。
ゲート電極１３Ａ、１ｔＢのシリコン酸化膜１４下の素
子領域４０で、ゲート電界の影響を受けにくいいわゆる
オフセットとなるため、この素子領域４０部分が高抵抗
となり、電流駆動能力の低下を招（。また、メモリゲー
ト電極１９に充分に高い正電圧を印加することにより、
半導体基板１０のシリコン単結晶の伝導帯の電子がトン
ネル現象によって、メモリゲート絶縁膜１６の薄い二酸
化シリコン膜中な通ってメモリゲート絶縁膜１６と、メ
モリ窒化膜１７界面の準位に捕獲し、しきい値電圧を変
化させメモリ特性を得る場合、素子領域４０部分が高抵
抗のため供給される電子が、メモリゲート電極１９直下
の領域だけが支配的となり、しきい値電圧変化が小さい
という課題がある。さらに、メモリゲート電極１９とゲ
ート電極１３Ａ、１３Ｂとの絶縁は、ゲート電極１３Ａ
、１３Ｂすなわちゲート電極材料である多結晶シリコン
を酸化して形成したシリコン酸化膜１４によりなされて
いるだけであり絶縁膜耐圧や信頼性低下を生じるという
課題がある。
本発明の目的は、前記の課題を解決することであり、メ
モリゲートな含む半導体装置のメモリ特性の向上と、メ
モリゲート電極とゲート電極との絶縁膜耐圧向上と、半
導体装置の信頼性向上とが達成可能な半導体装置および
半導体装置の製造方法を提供することである。
モリゲートな含む半導体装置のメモリ特性の向上と、メ
モリゲート電極とゲート電極との絶縁膜耐圧向上と、半
導体装置の信頼性向上とが達成可能な半導体装置および
半導体装置の製造方法を提供することである。
この目的を達成するために、本発明においては、下記記
載の半導体装置と半導体装置の製造方法により行う。
載の半導体装置と半導体装置の製造方法により行う。
（イ）第１導電型の半導体基板上にゲート酸化膜を介し
て設ける２つのゲート電極と、このゲート電極間の半導
体基板に設ける第２導電型の低濃度拡散層と、ゲート電
極の側面を被覆する側壁絶縁膜と、ゲート電極と側壁絶
縁膜をはさんで第１導電型の半導体基板上にメモリ絶縁
膜を介して設けるメモリゲート電極と、ゲート電極およ
びメモリゲート電極の整合した領域の半導体基板に設け
る第２導電型のソースおよびドレインとを有する半導体
装置。
て設ける２つのゲート電極と、このゲート電極間の半導
体基板に設ける第２導電型の低濃度拡散層と、ゲート電
極の側面を被覆する側壁絶縁膜と、ゲート電極と側壁絶
縁膜をはさんで第１導電型の半導体基板上にメモリ絶縁
膜を介して設けるメモリゲート電極と、ゲート電極およ
びメモリゲート電極の整合した領域の半導体基板に設け
る第２導電型のソースおよびドレインとを有する半導体
装置。
（ロ）第１導電型の半導体基板上に選択酸化法によりフ
ィールド酸化膜を形成し活性化領域を形成しさらにこの
活性化領域にゲート酸化膜を形成後、全面にゲート電極
材料を形成し、フォトリソグラフィとエツチングにより
このゲート電極材料からなるゲート電極を形成する工程
と、第２導電型を有する不純物を導入し半導体基板に第
２導電型の低濃度拡散層を形成する工程と、全面に絶縁
膜を形成する工程と、異方性エツチングを行うことによ
りゲート電極の側面に絶縁膜からなる側壁絶縁膜を形成
する工程と、ゲート電極および側壁絶縁膜をマスクとし
てゲート酸化膜を除去しメモリ素子領域を形成する工程
と、メモリ素子領域に二酸化シリコン膜からなるメモリ
ゲート絶縁膜を形成する工程と、メモリゲート絶縁膜上
にメモリ窒化膜を形成する工程と、酸化性雰囲気中でメ
モリ窒化膜を酸化し、二酸化シリコン膜からなる上面酸
化膜を形成する工程と、メモリゲート電極材料を形成し
フォトリソグラフィとエツチングによりこのメモリゲー
ト電極材料からなるメモリゲート電極を形成する工程と
、ゲート電極およびメモリゲート電極をマスクとして第
２導電型のソースおよびドレインを形成する工程と、二
酸化シリコンを主体とする多層配線用絶縁膜を形成する
工程と、フォトリソグラフィとエツチングにより多層配
線用絶縁膜にコンタクト窓を形成する工程と、配線金属
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
ィールド酸化膜を形成し活性化領域を形成しさらにこの
活性化領域にゲート酸化膜を形成後、全面にゲート電極
材料を形成し、フォトリソグラフィとエツチングにより
このゲート電極材料からなるゲート電極を形成する工程
と、第２導電型を有する不純物を導入し半導体基板に第
２導電型の低濃度拡散層を形成する工程と、全面に絶縁
膜を形成する工程と、異方性エツチングを行うことによ
りゲート電極の側面に絶縁膜からなる側壁絶縁膜を形成
する工程と、ゲート電極および側壁絶縁膜をマスクとし
てゲート酸化膜を除去しメモリ素子領域を形成する工程
と、メモリ素子領域に二酸化シリコン膜からなるメモリ
ゲート絶縁膜を形成する工程と、メモリゲート絶縁膜上
にメモリ窒化膜を形成する工程と、酸化性雰囲気中でメ
モリ窒化膜を酸化し、二酸化シリコン膜からなる上面酸
化膜を形成する工程と、メモリゲート電極材料を形成し
フォトリソグラフィとエツチングによりこのメモリゲー
ト電極材料からなるメモリゲート電極を形成する工程と
、ゲート電極およびメモリゲート電極をマスクとして第
２導電型のソースおよびドレインを形成する工程と、二
酸化シリコンを主体とする多層配線用絶縁膜を形成する
工程と、フォトリソグラフィとエツチングにより多層配
線用絶縁膜にコンタクト窓を形成する工程と、配線金属
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
以下図面を用いて本発明の詳細な説明する。
本発明の半導体装置構造を１つのメモリセルを示す断面
図である第１図（Ｃ）を用いて説明する。本発明の半導
体装置構造は、第１導電型の半導体基板１０の上にゲー
ト酸化膜１２を介して設ける２つのゲート電極１３Ａ、
１３Ｂと、このゲート電極１３Ａ、１３Ｂ間の半導体基
板１０に設けろ第２導電型の低濃度拡散層２２と、ゲー
ト電極１６Ａ。
図である第１図（Ｃ）を用いて説明する。本発明の半導
体装置構造は、第１導電型の半導体基板１０の上にゲー
ト酸化膜１２を介して設ける２つのゲート電極１３Ａ、
１３Ｂと、このゲート電極１３Ａ、１３Ｂ間の半導体基
板１０に設けろ第２導電型の低濃度拡散層２２と、ゲー
ト電極１６Ａ。
１３Ｂの側面を被覆する側壁絶縁膜２３と、ゲート電極
１３Ａ、１３Ｂと側壁絶縁膜２６とをはさんで第１導電
型の半導体基板１０上に設ける二酸化シリコン膜からな
るメモリゲート絶縁膜１６と、このメモリゲート絶縁膜
１６上に設けるメモリ窒化膜１７と、このメモリ窒化膜
１７を酸化することにより形成した上面酸化膜１８と、
メモリゲート電極１９と、第２導電型のソース２０およ
びドレイン２１とからなる。すなわち、メモリ絶縁膜は
メモリゲート絶縁膜１６とメモリ窒化膜１７と上面酸化
膜１８とからなる。
１３Ａ、１３Ｂと側壁絶縁膜２６とをはさんで第１導電
型の半導体基板１０上に設ける二酸化シリコン膜からな
るメモリゲート絶縁膜１６と、このメモリゲート絶縁膜
１６上に設けるメモリ窒化膜１７と、このメモリ窒化膜
１７を酸化することにより形成した上面酸化膜１８と、
メモリゲート電極１９と、第２導電型のソース２０およ
びドレイン２１とからなる。すなわち、メモリ絶縁膜は
メモリゲート絶縁膜１６とメモリ窒化膜１７と上面酸化
膜１８とからなる。
次に本発明の半導体装置を製造するための方法を第１図
（ａ） 〜ｆｃ） Ｋ沿って説明する。第１図（ａ）〜
（Ｃ）は、本発明の各工程における半導体のチャネル長
方向での断面図を示す。
（ａ） 〜ｆｃ） Ｋ沿って説明する。第１図（ａ）〜
（Ｃ）は、本発明の各工程における半導体のチャネル長
方向での断面図を示す。
まず、第１図（ａ）に示すように、第１導電型の半導体
基板１０に耐酸化膜を酸化のマスクとして用いる選択酸
化法によりフィールド酸化膜１１を形成してこのフィー
ルド酸化膜１１に囲まれた活性化領域を形成する。そし
て、この活性化領域士に酸化性雰囲気中で熱処理を行な
う熱酸化により約２００ｍの厚さのゲート酸化膜１２を
形成する。
基板１０に耐酸化膜を酸化のマスクとして用いる選択酸
化法によりフィールド酸化膜１１を形成してこのフィー
ルド酸化膜１１に囲まれた活性化領域を形成する。そし
て、この活性化領域士に酸化性雰囲気中で熱処理を行な
う熱酸化により約２００ｍの厚さのゲート酸化膜１２を
形成する。
さらにその後全面に化学気相成長法（ＣＶＤ）により約
４ＱＱｎｍのゲート電極材料として例えば多結晶シリコ
ンを形成する。その後このゲート電極材料をフォトリソ
グラフィとエツチングによりバターニングすることによ
り、ゲート電極材料である多結晶シリコンからなるゲー
ト電極１６Ａ。
４ＱＱｎｍのゲート電極材料として例えば多結晶シリコ
ンを形成する。その後このゲート電極材料をフォトリソ
グラフィとエツチングによりバターニングすることによ
り、ゲート電極材料である多結晶シリコンからなるゲー
ト電極１６Ａ。
１３Ｂを形成する。
次に、第１図（ｂ）に示すように、ゲート電極１３Ａ、
１３Ｂをマスクとして、イオン注入法により、イオン注
入条件として例えば、イオン注入量２ｘｉｏ ｃｎＬ
で第２導電型の不純物を半導体基板１０に注入するこ
とにより低濃度拡散層２２を形成する。その後、絶縁膜
として例えば化学気相成長法により厚さ１０ Ｑ ｎｍ
程度のシリコン窒化膜を全面に形成する。その後異方性
エツチングにより、この絶縁膜であるシリコン窒化膜を
エツチングする。この異方性エツチングにおいては、ゲ
−ト電極１３Ａ、１３Ｂの側管に形成されているシリコ
ン窒化膜の膜厚が、ゲート電極１３Ａ、１３Ｂの側管以
外の領域と比べ厚いため、ゲート電極１３Ａ、１３Ｂ側
壁のシリコン窒化膜が、エツチングされずに残り側壁絶
縁膜２６が形成できる。
１３Ｂをマスクとして、イオン注入法により、イオン注
入条件として例えば、イオン注入量２ｘｉｏ ｃｎＬ
で第２導電型の不純物を半導体基板１０に注入するこ
とにより低濃度拡散層２２を形成する。その後、絶縁膜
として例えば化学気相成長法により厚さ１０ Ｑ ｎｍ
程度のシリコン窒化膜を全面に形成する。その後異方性
エツチングにより、この絶縁膜であるシリコン窒化膜を
エツチングする。この異方性エツチングにおいては、ゲ
−ト電極１３Ａ、１３Ｂの側管に形成されているシリコ
ン窒化膜の膜厚が、ゲート電極１３Ａ、１３Ｂの側管以
外の領域と比べ厚いため、ゲート電極１３Ａ、１３Ｂ側
壁のシリコン窒化膜が、エツチングされずに残り側壁絶
縁膜２６が形成できる。
次に１第１図（Ｃ）に示すように、ゲート電極１３Ａ、
１３Ｂをマスクとしてゲート酸化膜１２を除去し、メモ
リ素子領域１５を開口する。次に、酸化性雰囲気中で酸
化することにより厚さ２０ｍ程度の二酸化シリコン膜か
らなるメモリゲート絶縁膜１６を形成する。その後、化
学気相成長法にて、メモリ窒化膜１７として窒化膜を厚
さ４５ｎｍ程度形成する。その後、水蒸気酸化雰囲気中
で熱処理を行い、この窒化膜からなるメモリ窒化膜１７
上に厚さ５ｎｍ程度の二酸化シリコン膜からなる上面酸
化膜１８を形成する。その後、メモリゲート電極材料と
して例えば多結晶シリコン膜を厚さ４００ｎｍ程度化学
気相成長法により形成する。
１３Ｂをマスクとしてゲート酸化膜１２を除去し、メモ
リ素子領域１５を開口する。次に、酸化性雰囲気中で酸
化することにより厚さ２０ｍ程度の二酸化シリコン膜か
らなるメモリゲート絶縁膜１６を形成する。その後、化
学気相成長法にて、メモリ窒化膜１７として窒化膜を厚
さ４５ｎｍ程度形成する。その後、水蒸気酸化雰囲気中
で熱処理を行い、この窒化膜からなるメモリ窒化膜１７
上に厚さ５ｎｍ程度の二酸化シリコン膜からなる上面酸
化膜１８を形成する。その後、メモリゲート電極材料と
して例えば多結晶シリコン膜を厚さ４００ｎｍ程度化学
気相成長法により形成する。
その後、フォトリソグラフィとエツチングにより窒化膜
からなるメモリ窒化膜１７および多結晶シリコンからな
るメモリゲート電極１９を形成する。その後、メモリゲ
ート電極１９をマスクとして、イオン注入法により、イ
オン注入条件として例えばイオン注入量４ＸＩＯｃｍ
程度のイオン注入を行ない第２導電型のンース２０お
よびトンイン２１を形成する。以後の工程は、一般的な
方法により二酸化シリコンを主体とする多層配線用絶縁
膜を形成して、フォトリソグラフィとエツチングにより
コンタクト窓を形成し、その後配線金属としてアルミニ
ウムを形成することにより半導体装置が潜られる。
からなるメモリ窒化膜１７および多結晶シリコンからな
るメモリゲート電極１９を形成する。その後、メモリゲ
ート電極１９をマスクとして、イオン注入法により、イ
オン注入条件として例えばイオン注入量４ＸＩＯｃｍ
程度のイオン注入を行ない第２導電型のンース２０お
よびトンイン２１を形成する。以後の工程は、一般的な
方法により二酸化シリコンを主体とする多層配線用絶縁
膜を形成して、フォトリソグラフィとエツチングにより
コンタクト窓を形成し、その後配線金属としてアルミニ
ウムを形成することにより半導体装置が潜られる。
本発明の製造方法によれば、ンース２０、ドレイン２１
領域のゲート電極１３Ａ、１３Ｂ近傍には、ンース２０
、ドレイン２１の不純物濃度が高い領域と低い領域との
いわゆるＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄ
ｒａｉｎ ）構造が同時に形成できる。
領域のゲート電極１３Ａ、１３Ｂ近傍には、ンース２０
、ドレイン２１の不純物濃度が高い領域と低い領域との
いわゆるＬ Ｄ Ｄ （ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄ
ｒａｉｎ ）構造が同時に形成できる。
本発明による半導体装置は、メモリ素子領域１５に第２
導電型の低濃度拡散層２２を形成し、ゲート電極１３Ａ
、１３Ｂの側壁に側壁絶縁膜２６を形成することにより
ゲート電極１６Ａ１１３Ｂ側壁での高抵抗化を防ぐとと
もに、ゲート電極１３Ａ１１３Ｂとメモリゲート電極１
９間との絶縁膜耐圧を向上することが可能となる。
導電型の低濃度拡散層２２を形成し、ゲート電極１３Ａ
、１３Ｂの側壁に側壁絶縁膜２６を形成することにより
ゲート電極１６Ａ１１３Ｂ側壁での高抵抗化を防ぐとと
もに、ゲート電極１３Ａ１１３Ｂとメモリゲート電極１
９間との絶縁膜耐圧を向上することが可能となる。
側壁絶縁膜２３形成後、酸化処理例えば水蒸気酸化雰囲
気中で熱処理を行ないゲート電極材料である多結晶シリ
コンからなるゲート電極１６Ａ。
気中で熱処理を行ないゲート電極材料である多結晶シリ
コンからなるゲート電極１６Ａ。
１３Ｂの表面に酸化シリコン膜を形成しても良い。
この酸化シリコン膜の膜厚はゲート酸化膜１２の膜厚よ
り厚く例えば１５０ｎｍ程度形成する。ゲート電極１３
Ａ、１３Ｂの表面に酸化シリコン膜を形成すると、メモ
リゲート電極１９とゲート電極１３Ａ、１３Ｂとが重な
った領域には、ゲート電極１６Ａ、１３Ｂを酸化して形
成した酸化シリコン膜とメモリ窒化膜１７と上面酸化膜
１８とが形成され、なお−層ゲート電極１３Ａ、１６Ｂ
とメモリ電極１９との間の絶縁膜耐圧を向上することが
できる。
り厚く例えば１５０ｎｍ程度形成する。ゲート電極１３
Ａ、１３Ｂの表面に酸化シリコン膜を形成すると、メモ
リゲート電極１９とゲート電極１３Ａ、１３Ｂとが重な
った領域には、ゲート電極１６Ａ、１３Ｂを酸化して形
成した酸化シリコン膜とメモリ窒化膜１７と上面酸化膜
１８とが形成され、なお−層ゲート電極１３Ａ、１６Ｂ
とメモリ電極１９との間の絶縁膜耐圧を向上することが
できる。
以上の説明においては、ゲート電極材料およびメモリゲ
ート電極材料として多結晶シリコンを用いた例で説明し
たが、高融点金属、あるいはシリサイド、あるいはこれ
らの積層膜で構成しても良い。
ート電極材料として多結晶シリコンを用いた例で説明し
たが、高融点金属、あるいはシリサイド、あるいはこれ
らの積層膜で構成しても良い。
以上のように本発明によれば、次のような効果が得られ
る。
る。
（イ） ゲート電極側壁に形成した絶縁膜からなる側壁
絶縁膜下に、第２導電型の低濃度拡散層が形成されてい
るため、従来問題であったゲート電極とメモリゲート電
極の間に存在するゲート電極酸化膜下に生じる間隙、い
わゆるオフセット部がなくなる。この理由により本発明
によればドレイン電流の増大が達せられる。
絶縁膜下に、第２導電型の低濃度拡散層が形成されてい
るため、従来問題であったゲート電極とメモリゲート電
極の間に存在するゲート電極酸化膜下に生じる間隙、い
わゆるオフセット部がなくなる。この理由により本発明
によればドレイン電流の増大が達せられる。
（ロ） 側壁絶縁膜下に第２導電型の低濃度拡散層を設
けることによりメモリ特性が向上する。すなわち、メモ
リゲート電極に正電位を印加した場合、トンネル現象に
よって注入される電子がメモリゲート電極直下だゆでは
な（ドレイン側のゲート電極下のチャネル領域からの電
子も関与するため、よりエンハンス動作となり書き込み
幅が増加する。
けることによりメモリ特性が向上する。すなわち、メモ
リゲート電極に正電位を印加した場合、トンネル現象に
よって注入される電子がメモリゲート電極直下だゆでは
な（ドレイン側のゲート電極下のチャネル領域からの電
子も関与するため、よりエンハンス動作となり書き込み
幅が増加する。
このため、メモリゲート電極に正電位を印加する時間が
従来と比較して短くなり、書き込み消去時間が短縮され
メモリ特性が向上する。
従来と比較して短くなり、書き込み消去時間が短縮され
メモリ特性が向上する。
（ハ）側管絶縁膜がゲート電極とメモリゲート電極との
間に存在するため絶縁耐圧が向上する。すなわち、従来
のゲート電極材料である多結晶シリコンを酸化して形成
したシリコン酸化膜より厚（、しかも多結晶シリコンの
結晶粒に絶縁膜の膜厚が影響されないため絶縁膜耐圧が
向上する。
間に存在するため絶縁耐圧が向上する。すなわち、従来
のゲート電極材料である多結晶シリコンを酸化して形成
したシリコン酸化膜より厚（、しかも多結晶シリコンの
結晶粒に絶縁膜の膜厚が影響されないため絶縁膜耐圧が
向上する。
これらの理由により本発明の半導体装置は、信頼性が高
（さらに安定した特性を有するメモリ素子が得られる。
（さらに安定した特性を有するメモリ素子が得られる。
第１図（ａ）〜（Ｃ）は本発明の実施例の各工程におけ
るチャネル長方向での断面図、第２図（ａ）〜（Ｃ）は
従来例の各工程におけるチャネル長方向での断面図であ
る。 １３Ａ、１３Ｂ・・・・・・ゲート電極、１９・・・・
・・メモリゲート電極、 ２０・・・・・・ソース、 ２１・・・・・・ドレイン、 ２３・・・・・・側壁絶縁膜。 第１阿
るチャネル長方向での断面図、第２図（ａ）〜（Ｃ）は
従来例の各工程におけるチャネル長方向での断面図であ
る。 １３Ａ、１３Ｂ・・・・・・ゲート電極、１９・・・・
・・メモリゲート電極、 ２０・・・・・・ソース、 ２１・・・・・・ドレイン、 ２３・・・・・・側壁絶縁膜。 第１阿
Claims (2)
- （１）第１導電型の半導体基板上にゲート酸化膜を介し
て設ける２つのゲート電極と、該ゲート電極間の前記半
導体基板に設ける第２導電型の低濃度拡散層と、前記ゲ
ート電極の側面を被覆する側壁絶縁膜と、前記ゲート電
極と前記側壁絶縁膜とをはさんで前記第１導電型の半導
体基板上にメモリ絶縁膜を介して設けるメモリゲート電
極と前記ゲート電極およびメモリゲート電極の整合した
領域の前記半導体基板に設ける第２導電型のソースおよ
びドレインとを有することを特徴とする半導体装置。 - （２）第１導電型の半導体基板上に選択酸化法によりフ
ィールド酸化膜を形成し活性化領域を形成しさらにこの
活性化領域にゲート酸化膜を形成後、全面にゲート電極
材料を形成し、フォトリソグラフィとエッチングにより
該ゲート電極材料からなるゲート電極を形成する工程と
、第２導電型を有する不純物を導入し前記半導体基板に
第２導電型の低濃度拡散層を形成する工程と、全面に絶
縁膜を形成する工程と、異方性エッチングを行うことに
より前記ゲート電極の側面に該絶縁膜からなる側壁絶縁
膜を形成する工程と、前記ゲート電極および前記側壁絶
縁膜をマスクとして前記ゲート酸化膜を除去しメモリ素
子領域を形成する工程と、前記メモリ素子領域に二酸化
シリコン膜からなるメモリゲート絶縁膜を形成する工程
と、前記メモリゲート絶縁膜上にメモリ窒化膜を形成す
る工程と、酸化性雰囲気中で前記メモリ窒化膜を酸化し
二酸化シリコン膜からなる上面酸化膜を形成する工程と
、メモリゲート電極材料を形成しフォトリソグラフィと
エッチングにより該メモリゲート電極材料からなるメモ
リゲート電極を形成する工程と、前記ゲート電極および
メモリゲート電極をマスクとして第２導電型のソースお
よびドレインを形成する工程と、二酸化シリコンを主体
とする多層配線用絶縁膜を形成する工程と、フォトリソ
グラフィとエッチングにより該多層配線用絶縁膜にコン
タクト窓を形成する工程と、配線金属を形成する工程と
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274905A JP2950557B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1274905A JP2950557B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138982A true JPH03138982A (ja) | 1991-06-13 |
| JP2950557B2 JP2950557B2 (ja) | 1999-09-20 |
Family
ID=17548166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1274905A Expired - Fee Related JP2950557B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950557B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2005086205A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | スプリットゲート型メモリ素子及びその製造方法 |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
-
1989
- 1989-10-24 JP JP1274905A patent/JP2950557B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2005086205A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | スプリットゲート型メモリ素子及びその製造方法 |
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2950557B2 (ja) | 1999-09-20 |
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