JPH03144382A - スキャンテスト方式 - Google Patents
スキャンテスト方式Info
- Publication number
- JPH03144382A JPH03144382A JP1281745A JP28174589A JPH03144382A JP H03144382 A JPH03144382 A JP H03144382A JP 1281745 A JP1281745 A JP 1281745A JP 28174589 A JP28174589 A JP 28174589A JP H03144382 A JPH03144382 A JP H03144382A
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- Japan
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- clock
- lsi
- scan
- clk
- scan test
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- 238000012360 testing method Methods 0.000 title claims abstract description 46
- 238000010998 test method Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008685 targeting Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、スキャンテスト機能付きのＬＳＩを基板上
に搭載した状態でスキャンテストを実行するのに好適な
スキャンテスト方式に関する。
に搭載した状態でスキャンテストを実行するのに好適な
スキャンテスト方式に関する。
（従来の技術）
近年、ＬＳＩの大規模化に伴い、ＬＳＩのテストを容易
化する手法としてスキャンテスト方式が導入されてきた
。このスキャンテスト方式は、第３図に示すように、Ｌ
ＳＩ内部のＦ／／Ｆ（フリップフロップ） ３１を全て
シフトレジスタとして接続し、外部よりＬＳＩのシリア
ル入力端子Ｓｌを介して予めシフトイン動作によりテス
トデータを各Ｆ ／ Ｆ ３１にセットし、システムク
ロックを１クロックのみ動作させて組合せ回路３２を通
したデータを次段のＦ ／ Ｆ ３１にセットさせた後
、シフトアウト動作により各Ｆ ／ Ｆ ３１のデータ
をシリアル出力端子ＳＯから順に読出し、期待値と比較
してＬＳＩの良否の判定を行うものである。
化する手法としてスキャンテスト方式が導入されてきた
。このスキャンテスト方式は、第３図に示すように、Ｌ
ＳＩ内部のＦ／／Ｆ（フリップフロップ） ３１を全て
シフトレジスタとして接続し、外部よりＬＳＩのシリア
ル入力端子Ｓｌを介して予めシフトイン動作によりテス
トデータを各Ｆ ／ Ｆ ３１にセットし、システムク
ロックを１クロックのみ動作させて組合せ回路３２を通
したデータを次段のＦ ／ Ｆ ３１にセットさせた後
、シフトアウト動作により各Ｆ ／ Ｆ ３１のデータ
をシリアル出力端子ＳＯから順に読出し、期待値と比較
してＬＳＩの良否の判定を行うものである。
さて、上記のスキャンテスト方式では、対象となるＬＳ
Ｉが例えばクロック入力端子ＣＬＫＡ、ＣＬＫＢに供給
される２相のクロック（ＣＬＫ−Ａ、ＣＬＫ−Ｂ）を使
用する場合、テストデータの作成を容易にするために、
外部で２相のクロックを接続し、同相のクロックとして
取扱う方式を適用するのが一般的である。しかしながら
、上記のＬＳＩを基板上に搭載して所望のシステムを構
成した状態では、システムクロックの位相が異なるため
に、ＬＳＩ単独でのテストのために作成したスキャンテ
ストデータが利用できなくなる。
Ｉが例えばクロック入力端子ＣＬＫＡ、ＣＬＫＢに供給
される２相のクロック（ＣＬＫ−Ａ、ＣＬＫ−Ｂ）を使
用する場合、テストデータの作成を容易にするために、
外部で２相のクロックを接続し、同相のクロックとして
取扱う方式を適用するのが一般的である。しかしながら
、上記のＬＳＩを基板上に搭載して所望のシステムを構
成した状態では、システムクロックの位相が異なるため
に、ＬＳＩ単独でのテストのために作成したスキャンテ
ストデータが利用できなくなる。
（発明が解決しようとする課題）
上記したように従来は、スキャンテスト機能を持ち多相
クロックを使用するＬＳＩを基板上に搭載した状態では
、システムクロックの位相が異なることから、ＬＳＩ単
独でのテストのために１相クロックに簡略化して実現し
たスキャンデータを利用できず、基板上に搭載されたＬ
ＳＩのスキャンテスト（オンボードスキャンテスト）が
行えないという問題があった。。
クロックを使用するＬＳＩを基板上に搭載した状態では
、システムクロックの位相が異なることから、ＬＳＩ単
独でのテストのために１相クロックに簡略化して実現し
たスキャンデータを利用できず、基板上に搭載されたＬ
ＳＩのスキャンテスト（オンボードスキャンテスト）が
行えないという問題があった。。
この発明は上記事情に鑑みてなされたものでその目的は
、スキャンテスト機能を持ち多相タロツクを使用するＬ
ＳＩのスキャンテストが基板に搭載された状態でも簡単
に行えるスキャンテスト方式を提供することにある。
、スキャンテスト機能を持ち多相タロツクを使用するＬ
ＳＩのスキャンテストが基板に搭載された状態でも簡単
に行えるスキャンテスト方式を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明は、スキャンテスト機能を持ち、且つ多相クロ
ックを使用するＬＳＩを搭載した基板を有するシステム
に、上記の多相クロックを発生するためのクロック発生
回路であって、スキャンテスト時は全ての多相クロック
を同相にするクロック発生回路を設け、１相クロックに
よりＬＳＩ単独でスキャンテストするためのスキャンデ
ータを用いて、上記基板に搭載されているＬＳＩのスキ
ャンテストを行うようにしたことを特徴とするものであ
る。
ックを使用するＬＳＩを搭載した基板を有するシステム
に、上記の多相クロックを発生するためのクロック発生
回路であって、スキャンテスト時は全ての多相クロック
を同相にするクロック発生回路を設け、１相クロックに
よりＬＳＩ単独でスキャンテストするためのスキャンデ
ータを用いて、上記基板に搭載されているＬＳＩのスキ
ャンテストを行うようにしたことを特徴とするものであ
る。
（作用）
上記の構成によれば、クロック発生回路は、通常のシス
テム動作時においてはＬＳＩを通常動作させるのに必要
な多相タロツクを発生する。これに対して、上記ＬＳＩ
を対象とするスキャンテスト動作時においては、クロッ
ク発生回路は上記各クロックを同相のクロックに切替え
る。これにより、１相クロックに簡略化して実現したス
キャンテストデータを、ＬＳＩが基板に搭載された後で
も同ＬＳＩのスキャンテストに使用できるようになる。
テム動作時においてはＬＳＩを通常動作させるのに必要
な多相タロツクを発生する。これに対して、上記ＬＳＩ
を対象とするスキャンテスト動作時においては、クロッ
ク発生回路は上記各クロックを同相のクロックに切替え
る。これにより、１相クロックに簡略化して実現したス
キャンテストデータを、ＬＳＩが基板に搭載された後で
も同ＬＳＩのスキャンテストに使用できるようになる。
（実施例）
第１図はこの発明の一実施例を示すブロック構成図であ
る。同図において、ＩＯはスキャンテスト回路（図示せ
ず）を内蔵し、多相クロック、例えば２相クロックＣＬ
Ｋ−Ａ、ＣＬＫ−Ｂを使用するＬＳＩ、２０は通常状態
においては位相の異なるクロックＣＬＫ−Ａ、ＣＬＫ−
Ｂを発生し、スキャンテスト時にはクロックＣＬＫ−Ａ
。
る。同図において、ＩＯはスキャンテスト回路（図示せ
ず）を内蔵し、多相クロック、例えば２相クロックＣＬ
Ｋ−Ａ、ＣＬＫ−Ｂを使用するＬＳＩ、２０は通常状態
においては位相の異なるクロックＣＬＫ−Ａ、ＣＬＫ−
Ｂを発生し、スキャンテスト時にはクロックＣＬＫ−Ａ
。
ＣＬＫ−Ｂを同相にするクロック発生回路、３０はＬＳ
Ｉｌ０に対する基板上でのスキャンテスト（オンボード
スキャンテスト）を制御するためのスキャン制御部であ
る。スキャン制御部３０は、ＬＳＩｌ０のシリアル入力
端子Ｓｌ、 シリアル出力端子ＳＯを対象とするスキ
ャンテストデータの入出力、端子ＳＯからの出力データ
と期待値との比較並びにＬＳＩｌ０の良否の判定、更に
はクロック発生回路２０の制御を行うようになっている
。
Ｉｌ０に対する基板上でのスキャンテスト（オンボード
スキャンテスト）を制御するためのスキャン制御部であ
る。スキャン制御部３０は、ＬＳＩｌ０のシリアル入力
端子Ｓｌ、 シリアル出力端子ＳＯを対象とするスキ
ャンテストデータの入出力、端子ＳＯからの出力データ
と期待値との比較並びにＬＳＩｌ０の良否の判定、更に
はクロック発生回路２０の制御を行うようになっている
。
ＬＳＩｌ０、クロック発生回路２０、およびスキャン制
御部３０は図示せぬ基板に搭載されている。
御部３０は図示せぬ基板に搭載されている。
クロック発生回路２０は、システムクロックの２倍の周
波数のクロックＣＬＫを発生する発振器２１と、発振器
２１からのクロックＣＬＫのレベルを反転するインバー
タ２２と、このインバータ２２の出力信号のレベルを更
に反転するインバータ２３とを有している。クロック発
生回路２０はまた、インバータ２３の出力信号をもとに
位相が異なる同一周波数（クロックＣＬＫの１／２の周
波数）の位相制御信号φＡ、φＢを生成する位相制御信
号発生回路、例えばＦ／Ｆ （フリップフロップ）２４
と、Ｆ／Ｆ２４（のＱ出力端子、Ｑ出力端子）からの位
相制御信号φＡ、φＢのいずれか一方をクロックＣＬＫ
−Ｂ用の位相制御信号としてスキャン制御部３０からの
切替え信号ＥＸＣに応じて選択するセレクタ２５とを有
している。クロック発生回路２０は更に、Ｆ ／ Ｆ
２４からの位相制御信号φＡとスキャン制御部３０から
の出力許可信号ＥＮＡにより、クロックＣＬＫをクロッ
クＣＬＫ−ＡとしてＬＳＩｌ０に出力するためのゲート
２６と、セレクタ２５から選択出力される位相制御信号
（φＡまたはφＢ）と上記出力許可信号ＥＮＡにより、
クロックＣＬＫをクロックＣＬＫ−ＢとしてＬＳＩｌ０
に出力するだめのゲート２７とを有している。
波数のクロックＣＬＫを発生する発振器２１と、発振器
２１からのクロックＣＬＫのレベルを反転するインバー
タ２２と、このインバータ２２の出力信号のレベルを更
に反転するインバータ２３とを有している。クロック発
生回路２０はまた、インバータ２３の出力信号をもとに
位相が異なる同一周波数（クロックＣＬＫの１／２の周
波数）の位相制御信号φＡ、φＢを生成する位相制御信
号発生回路、例えばＦ／Ｆ （フリップフロップ）２４
と、Ｆ／Ｆ２４（のＱ出力端子、Ｑ出力端子）からの位
相制御信号φＡ、φＢのいずれか一方をクロックＣＬＫ
−Ｂ用の位相制御信号としてスキャン制御部３０からの
切替え信号ＥＸＣに応じて選択するセレクタ２５とを有
している。クロック発生回路２０は更に、Ｆ ／ Ｆ
２４からの位相制御信号φＡとスキャン制御部３０から
の出力許可信号ＥＮＡにより、クロックＣＬＫをクロッ
クＣＬＫ−ＡとしてＬＳＩｌ０に出力するためのゲート
２６と、セレクタ２５から選択出力される位相制御信号
（φＡまたはφＢ）と上記出力許可信号ＥＮＡにより、
クロックＣＬＫをクロックＣＬＫ−ＢとしてＬＳＩｌ０
に出力するだめのゲート２７とを有している。
次に、第１図の構成の動作を、第２図のタイミングチャ
ートを参照して説明する。
ートを参照して説明する。
まず発振器２１から出力されるシステムクロックの２倍
の周波数のクロックＣＬＫはインバータ２２、２３を介
して位相制御信号発生回路を構成するＤタイプのＦ ／
Ｆ ２４のクロック入力端子に供給される。このＦ
／ Ｆ ２４のＤ入力端子は同Ｆ ／ Ｆ ２４のＱ出
力端子と接続されている。しかしてＦ ／ Ｆ ２４の
Ｑ出力端子、Ｑ出力端子からは、第２図に示すようにク
ロックＣＬＫに同期し、互いに位相の異なる位相制御信
号φＡ、φＢが出力される。
の周波数のクロックＣＬＫはインバータ２２、２３を介
して位相制御信号発生回路を構成するＤタイプのＦ ／
Ｆ ２４のクロック入力端子に供給される。このＦ
／ Ｆ ２４のＤ入力端子は同Ｆ ／ Ｆ ２４のＱ出
力端子と接続されている。しかしてＦ ／ Ｆ ２４の
Ｑ出力端子、Ｑ出力端子からは、第２図に示すようにク
ロックＣＬＫに同期し、互いに位相の異なる位相制御信
号φＡ、φＢが出力される。
Ｆ ／ Ｆ ２４からの位相制御信号φＡはインバータ
２２によってレベル反転されたクロックＣＬＫおよびス
キャン制御部３０からの出力許可信号ＥＮＡと共にゲー
ト２６に供給される。またＦ ／ Ｆ ２４からの位相
制御信号φＡ、φＢはセレクタ２５に供給される。セレ
クタ２５は、スキャン制御部３０からの切替え信号ＥＸ
Ｃが“Ｏ″の場合には位相制御信号φＡを選択し、“１
′の場合には位相制御信号φＢを選択する。このセレク
タ２５の選択出力信号は、インバータ２２によってレベ
ル反転されたクロックＣＬＫおよびスキャン制御部３０
からの出力許可信号ＥＮＡと共にゲート２７に供給され
る。
２２によってレベル反転されたクロックＣＬＫおよびス
キャン制御部３０からの出力許可信号ＥＮＡと共にゲー
ト２６に供給される。またＦ ／ Ｆ ２４からの位相
制御信号φＡ、φＢはセレクタ２５に供給される。セレ
クタ２５は、スキャン制御部３０からの切替え信号ＥＸ
Ｃが“Ｏ″の場合には位相制御信号φＡを選択し、“１
′の場合には位相制御信号φＢを選択する。このセレク
タ２５の選択出力信号は、インバータ２２によってレベ
ル反転されたクロックＣＬＫおよびスキャン制御部３０
からの出力許可信号ＥＮＡと共にゲート２７に供給され
る。
ゲート２６は位相制御信号φＡおよび出力許可信号ＥＮ
Ａが共に“１１の期間だけクロックＣＬＫをクロックＣ
ＬＫ−ＡとしてＬＳＩｌ０のクロック入力端子ＣＬＫＡ
に出力する。またゲート２７は、セレクタ２５の選択出
力信号および出力許可信号ＥＮＡが共に“１°の期間だ
けクロックＣＬＫをクロックＣＬＫ−ＢとしてＬ Ｓ
Ｉ ｔｏのクロック入力端子ＣＬＫＢに出力する。
Ａが共に“１１の期間だけクロックＣＬＫをクロックＣ
ＬＫ−ＡとしてＬＳＩｌ０のクロック入力端子ＣＬＫＡ
に出力する。またゲート２７は、セレクタ２５の選択出
力信号および出力許可信号ＥＮＡが共に“１°の期間だ
けクロックＣＬＫをクロックＣＬＫ−ＢとしてＬ Ｓ
Ｉ ｔｏのクロック入力端子ＣＬＫＢに出力する。
さてスキャン制御部３０は、システムの通常動作時は、
出力許可信号ＥＮＡおよび切替え信号ＥＸＣをいずれも
′１′とする。ＥＸＣ−“１”の場合、セレクタ２５か
らは位相制御信号φＢが選択され、クロックＣＬＫ−Ｂ
の位相制御信号としてゲート２７に供給される。この結
果、ゲート２６゜２７からは、それぞれ位相の異なる位
相制御信号φＡ、φＢに応じて第２図に示すように互い
に位相が異なるクロックＣＬＫ−Ａ、ＣＬＫ−Ｂが出力
される。このゲー）２８．２７からのクロックＣＬＫ−
Ａ、ＣＬＫ−ＢはＬ Ｓ １１０のクロック入力端子Ｃ
ＬＫＡ、ＣＬＫＢに供給され、ＬＳＩｌ０の通常の動作
が可能となる。
出力許可信号ＥＮＡおよび切替え信号ＥＸＣをいずれも
′１′とする。ＥＸＣ−“１”の場合、セレクタ２５か
らは位相制御信号φＢが選択され、クロックＣＬＫ−Ｂ
の位相制御信号としてゲート２７に供給される。この結
果、ゲート２６゜２７からは、それぞれ位相の異なる位
相制御信号φＡ、φＢに応じて第２図に示すように互い
に位相が異なるクロックＣＬＫ−Ａ、ＣＬＫ−Ｂが出力
される。このゲー）２８．２７からのクロックＣＬＫ−
Ａ、ＣＬＫ−ＢはＬ Ｓ １１０のクロック入力端子Ｃ
ＬＫＡ、ＣＬＫＢに供給され、ＬＳＩｌ０の通常の動作
が可能となる。
次に、基板上のＬＳＩｌ０のスキャンテストを実行する
場合には、スキャン制御部３０はまずテスト対象ＬＳＩ
ＬＧのシリアル入力端子Ｓｌヘテストデータを入力する
。このテストデータは、１相クロックによりＬＳＩ単独
でスキャンテストを行うためのスキャンデータと同一の
ものである。次にスキャン制御部３０は、第２図に示す
ように切替え信号ＥＸＣを“０°にし、出力許可信号Ｅ
ＮＡをクロックＣＬＫの１周期分だけ“１“にする。
場合には、スキャン制御部３０はまずテスト対象ＬＳＩ
ＬＧのシリアル入力端子Ｓｌヘテストデータを入力する
。このテストデータは、１相クロックによりＬＳＩ単独
でスキャンテストを行うためのスキャンデータと同一の
ものである。次にスキャン制御部３０は、第２図に示す
ように切替え信号ＥＸＣを“０°にし、出力許可信号Ｅ
ＮＡをクロックＣＬＫの１周期分だけ“１“にする。
ＥＸＣ−“０“の場合、セレクタ２５からは位相制御信
号φＡが選択され、クロックＣＬＫ−８の位相制御信号
としてゲート２７に供給される。この結果、ゲート２８
．２７からは、クロックＣＬＫ−Ａ。
号φＡが選択され、クロックＣＬＫ−８の位相制御信号
としてゲート２７に供給される。この結果、ゲート２８
．２７からは、クロックＣＬＫ−Ａ。
ＣＬＫ−Ｂが、いずれも位相制御信号φＡに応じて第２
図に示すように同一タイミングで１クロック分だけ出力
され、ＬＳＩｌ０のクロック入力端子ＣＬＫＡ、ＣＬＫ
Ｂに供給される。この同相のクロ、ツクＣＬＫ−Ａ、Ｃ
ＬＫ−Ｂが１クロック分だけ発生されると、ＬＳＩｌ０
内部では、（第３図のＦ ／ Ｆ ３１に相当する）各
Ｆ／Ｆの出力が（第３図の組合せ回路３２に相当する）
組合せ回路（いずれも図示せず）を通して次段のＦ／Ｆ
にラッチされる。この状態でスキャン制御部３０はＬＳ
Ｉｌ０のシリアル出力端子ＳＯからテストデータをシフ
トアウトし、そのシフトアウトされたデータを期待値と
比較してＬＳＩｌ０の良否判定を行う。
図に示すように同一タイミングで１クロック分だけ出力
され、ＬＳＩｌ０のクロック入力端子ＣＬＫＡ、ＣＬＫ
Ｂに供給される。この同相のクロ、ツクＣＬＫ−Ａ、Ｃ
ＬＫ−Ｂが１クロック分だけ発生されると、ＬＳＩｌ０
内部では、（第３図のＦ ／ Ｆ ３１に相当する）各
Ｆ／Ｆの出力が（第３図の組合せ回路３２に相当する）
組合せ回路（いずれも図示せず）を通して次段のＦ／Ｆ
にラッチされる。この状態でスキャン制御部３０はＬＳ
Ｉｌ０のシリアル出力端子ＳＯからテストデータをシフ
トアウトし、そのシフトアウトされたデータを期待値と
比較してＬＳＩｌ０の良否判定を行う。
なお、前記実施例では、クロックＣＬＫ−Ａ。
ＣＬＫ−Ｂを同相にするのに、クロックＣＬＫ−Ｂ用の
位相制御信号を、クロックＣＬＫ−Ｂにｂ有の位相制御
信号φＢからクロックＣＬＫ−Ａｌ固有の位相制御信号
φＡに切替える場合につい一説明したがこれに限るもの
ではない。例えば、４−ト２７に供給されるクロックＣ
ＬＫ−Ｂ用の色事。
位相制御信号を、クロックＣＬＫ−Ｂにｂ有の位相制御
信号φＢからクロックＣＬＫ−Ａｌ固有の位相制御信号
φＡに切替える場合につい一説明したがこれに限るもの
ではない。例えば、４−ト２７に供給されるクロックＣ
ＬＫ−Ｂ用の色事。
制御信号として、クロックＣＬＫ−Ｂに固有の６相制御
信号φＢを固定的に用いることにより、ゲート２７から
クロックＣＬＫ−Ａとは位相が夕なるクロックＣＬＫ−
Ｂを出力させ、このり【ツクＣＬＫ−Ｂまたはゲート２
Ｂからのクロー／ ３ＣＬＫ−Ａをセレクタで選択して
、目的とするクロックＣＬＫ−ＢとしてＬＳＩｌ０のク
ロック入ノ端子ＣＬＫＢに供給するようにしてもよい。
信号φＢを固定的に用いることにより、ゲート２７から
クロックＣＬＫ−Ａとは位相が夕なるクロックＣＬＫ−
Ｂを出力させ、このり【ツクＣＬＫ−Ｂまたはゲート２
Ｂからのクロー／ ３ＣＬＫ−Ａをセレクタで選択して
、目的とするクロックＣＬＫ−ＢとしてＬＳＩｌ０のク
ロック入ノ端子ＣＬＫＢに供給するようにしてもよい。
また、前記実施例では、２相クロックを使耳するＬＳＩ
のオンボードスキャンテストに実施した場合について説
明したが、本発明は３相以上に多相クロックを使用する
ＬＳＩに対するオンボードスキャンテストにも同様に応
用可能である。
のオンボードスキャンテストに実施した場合について説
明したが、本発明は３相以上に多相クロックを使用する
ＬＳＩに対するオンボードスキャンテストにも同様に応
用可能である。
［発明の効果］
以上詳述したようにこの発明によれば、スキャンテスト
機能を持ち、且つ多相クロックを使用するＬＳＩを搭載
した基板を有するシステムにおいて、上記ＬＳＩを対象
とするスキャンテスト時には、全ての多相クロックが同
相に切替えられる構成としているので、ｌ相りロックに
簡略化して実現したスキャンテストデータを、ＬＳＩが
基板に搭載された後でも同ＬＳＩのスキャンテストに使
用できるようになり、オンボードでのスキャンテストが
簡単に行える。
機能を持ち、且つ多相クロックを使用するＬＳＩを搭載
した基板を有するシステムにおいて、上記ＬＳＩを対象
とするスキャンテスト時には、全ての多相クロックが同
相に切替えられる構成としているので、ｌ相りロックに
簡略化して実現したスキャンテストデータを、ＬＳＩが
基板に搭載された後でも同ＬＳＩのスキャンテストに使
用できるようになり、オンボードでのスキャンテストが
簡単に行える。
第１図はこの発明の一実施例を示すブロック構成図、第
２図は動作を説明するためのタイミングチャート、第３
図は多相クロックを使用するＬＳＩのスキャンテスト回
路周辺のブロック構成図である。 １０・・・ＬＳｌ、２０・・・クロック発生回路、２１
・・・発振器、２４・・・Ｆ／Ｆ （位相制御信号発生
回路）、２５・・・セレクタ、２６．２７・・・ゲート
、３ｏ・・・スキャン制御部。
２図は動作を説明するためのタイミングチャート、第３
図は多相クロックを使用するＬＳＩのスキャンテスト回
路周辺のブロック構成図である。 １０・・・ＬＳｌ、２０・・・クロック発生回路、２１
・・・発振器、２４・・・Ｆ／Ｆ （位相制御信号発生
回路）、２５・・・セレクタ、２６．２７・・・ゲート
、３ｏ・・・スキャン制御部。
Claims (1)
- 【特許請求の範囲】 スキャンテスト機能を持ち、且つ多相クロックを使用
するＬＳＩを搭載した基板を有するシステムにおいて、 上記多相クロックを発生するためのクロック発生回路で
あって、スキャンテスト時は全ての上記多相クロックを
同相にするクロック発生回路を備え、 １相クロックにより上記ＬＳＩ単独でスキャンテストを
行うためのスキャンデータを用いて、上記基板に搭載さ
れている上記ＬＳＩのスキャンテストを行うようにした
ことを特徴とするスキャンテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281745A JPH03144382A (ja) | 1989-10-31 | 1989-10-31 | スキャンテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281745A JPH03144382A (ja) | 1989-10-31 | 1989-10-31 | スキャンテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03144382A true JPH03144382A (ja) | 1991-06-19 |
Family
ID=17643395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281745A Pending JPH03144382A (ja) | 1989-10-31 | 1989-10-31 | スキャンテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03144382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324947A (ja) * | 1992-05-15 | 1993-12-10 | Nec Corp | カード内ｂｉｓｔ方式 |
-
1989
- 1989-10-31 JP JP1281745A patent/JPH03144382A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05324947A (ja) * | 1992-05-15 | 1993-12-10 | Nec Corp | カード内ｂｉｓｔ方式 |
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