JP2004048480A - フリップフロップ回路 - Google Patents
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Abstract
【解決手段】データ入力またはスキャンデータ入力をスキャンモード入力に応じて選択するマルチプレクサ部11と、その選択されたデータを入力するマスタラッチ部12と、そのデータを入力し、データ出力するスレーブラッチ部13と、テストモード入力に応じてクロック入力を切り替え制御してマスタラッチ部12およびスレーブラッチ部13に供給することで、フリップフロップ回路をスキャンフリップフロップ回路またはラッチ回路に切り替えるクロック制御部14とを備えた。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、スキャンテストに用いられるフリップフロップ回路に関するものである。
【0002】
【従来の技術】
図6は従来のスキャンテスト設計されたラッチ回路を含む論理回路を示す回路図であり、図において、1,3はクロック入力の立上り変化時にデータを取り込むスキャンフリップフロップ回路、2はクロック入力の“H”レベルでデータを保持するラッチ回路、4,5は論理回路等の組合せ回路である。スキャンモード信号SMODEは、スキャンフリップフロップ回路1,3のスキャンモード入力端子SMに接続されている。クロック信号CLKはそれぞれのクロック入力端子Tに接続されている。
また、スキャンフリップフロップ回路1,3において、スキャンチェーン入力A,Bが入力可能なようにスキャンデータ入力端子SIが設けられている。
【0003】
次に動作について説明する。
図6において、ラッチ回路2を含む組合せ回路4,5をスキャンテスト化する場合、通常動作時にフリップフロップ回路として用いられるスキャンフリップフロップ回路1,3を、スキャンフリップフロップ回路として用いる。
スキャンテスト時には、スキャンフリップフロップ回路1により組合せ回路4への信号を制御し、組合せ回路4、ラッチ回路2、および組合せ回路5を通過した信号をスキャンフリップフロップ回路3により観測することで、スキャンテストを行っている。
スキャンテスト時のラッチ回路2は、他の組合せ回路4,5と同様に通常動作時と同一の動作をしていた。
また、スキャンチェーン入力Aをスキャンフリップフロップ回路1のスキャンデータ入力端子SIに入力することで、スキャンフリップフロップ回路1内のスキャンデータ入力端子SIおよびデータ出力端子Q間のパスにより、組合せ回路4への信号を制御するようにしている。なお、スキャンチェーン入力Bは、後段のスキャンテスト時の信号入力である。
【0004】
【発明が解決しようとする課題】
従来のスキャンテスト設計は以上のように構成されているので、スキャンテスト時の信号の制御点は、スキャンフリップフロップ回路1のデータ出力端子Qであり、スキャンテスト時の信号の観測点は、スキャンフリップフロップ回路3のデータ入力端子Dである。
このように、制御点から観測点の間に、組合せ回路4、ラッチ回路2、組合せ回路5が存在し、かつ、組合せ回路4,5の回路規模が大きい場合には、制御点から観測点の間の回路規模が大きくなり、スキャンテスト時の信号の制御性および観測性が悪化してしまう課題があった。
【0005】
この発明は上記のような課題を解決するためになされたもので、ラッチ回路をスキャンフリップフロップ回路化することを可能にすることで、スキャンテスト時の信号の制御点および観測点を増加し、制御性および観測性を向上するフリップフロップ回路を得ることを目的とする。
【0006】
【課題を解決するための手段】
この発明に係るフリップフロップ回路は、データ入力またはスキャンデータ入力をスキャンモード入力に応じて選択するマルチプレクサ部と、マルチプレクサ部によって選択されたデータを入力するマスタラッチ部と、マスタラッチ部からのデータを入力し、データ出力するスレーブラッチ部と、テストモード入力に応じてクロック入力を切り替え制御して、その制御したクロックをマスタラッチ部およびスレーブラッチ部に供給することで、当該フリップフロップ回路をスキャンフリップフロップ回路またはラッチ回路に切り替えるクロック制御部とを備えたものである。
【0007】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路を示す回路図であり、図において、11はマルチプレクサ部、12はマスタラッチ部、13はスレーブラッチ部、14はクロック制御部である。
マルチプレクサ部11において、Dはデータ入力端子、SIはスキャンデータ入力端子、SMはスキャンモード入力端子であり、マルチプレクサ部11は、データ入力またはスキャンデータ入力をスキャンモード入力に応じて選択する機能を有するものである。
また、マスタラッチ部12において、12a,12bはトランスミッションゲート、12c,12dはインバータ、イ,ロはクロック端子である。
さらに、スレーブラッチ部13において、13a,13bはトランスミッションゲート、13c,13dはインバータ、ハ,ニはクロック端子、Qはデータ出力端子である。
さらに、クロック制御部14において、14a〜14cはインバータ、14dはノアゲート、Tはクロック入力端子、TMはテストモード入力端子であり、クロック制御部14は、テストモード入力に応じてクロック入力を切り替え制御して、その制御したクロックをマスタラッチ部12およびスレーブラッチ部13に供給することで、ラッチ対応スキャンフリップフロップ回路をスキャンフリップフロップ回路またはラッチ回路に切り替える機能を有するものである。
【0008】
図2はこの発明の実施の形態1によるスキャンテスト設計されたラッチ対応スキャンフリップフロップ回路を含む論理回路を示す回路図であり、図において、1,3はクロック入力の立上り変化時にデータを取り込むスキャンフリップフロップ回路、10は図1で示した立上り変化時にデータを取り込むラッチ対応スキャンフリップフロップ回路、4,5は論理回路等の組合せ回路である。スキャンモード信号SMODEは、スキャンフリップフロップ回路1,3、ラッチ対応スキャンフリップフロップ回路10のスキャンモード入力端子SMに接続されている。クロック信号CLKはそれぞれのクロック入力端子Tに接続されている。テストモード信号TMODEは、ラッチ対応スキャンフリップフロップ回路10のテストモード入力端子TMに接続されている。
また、スキャンフリップフロップ回路1,3、ラッチ対応スキャンフリップフロップ回路10において、スキャンチェーン入力A〜Cが入力可能なようにスキャンデータ入力端子SIが設けられている。
【0009】
次に動作について説明する。
図1において、クロック制御部14のテストモード入力端子TMに“L”レベルのテストモード入力が入力された場合、クロック端子ハは、クロック入力端子Tからのクロック入力と等価論理となる。同様に、クロック端子ニは、クロック入力端子Tからのクロック入力と反転論理となる。
クロック入力端子Tからのクロック入力が“L”レベルの場合、クロック端子イ,ニは“H”レベルとなり、クロック端子ロ,ハは“L”レベルとなるので、マスタラッチ部12はデータスルー状態となり、スレーブラッチ部13はデータ保持状態となる。
逆に、クロック入力端子Tからのクロック入力が“H”レベルの場合、クロック端子イ,ニは“L”レベルとなり、クロック端子ロ,ハは“H”レベルとなるので、マスタラッチ部12はデータ保持状態となり、スレーブラッチ部13はデータスルー状態となる。
この動作は、立上りクロックでデータを取り込むマスタスレーブ型フリップフロップ回路と等価な動作となり、このフリップフロップ入力に、データ入力端子Dからのデータ入力またはスキャンデータ入力端子SIからのスキャンデータ入力を、スキャンモード入力端子SMからのスキャンモード入力に応じて選択するマルチプレクサ部11を有しているため、立上りクロックでデータを取り込むスキャンフリップフロップ回路と等価な動作となる。
【0010】
クロック制御部14のテストモード入力端子TMに“H”レベルのテストモード入力が入力された場合、クロック端子ハは“H”レベルに、クロック端子ニは“L”レベルに固定される。スレーブラッチ部13は、クロック入力端子Tからのクロック入力の状態にかかわらずデータスルー状態となり、マスタラッチ部12の出力をデータ出力端子Qに伝搬し続ける。
マスタラッチ部12は、テストモード入力端子TMのテストモード入力にかかわらず、クロック入力端子Tからのクロック入力で動作する。さらに、スキャンモード入力端子SMからのスキャンモード入力を、データ入力端子Dからのデータ入力を選択するように論理固定すれば、“H”レベルのクロックでデータを保持するラッチ回路と等価な動作になる。
【0011】
図2は図1で示したラッチ対応スキャンフリップフロップ回路10をスキャンテストに用いたものである。
図2において、ラッチ対応スキャンフリップフロップ回路10を含む組合せ回路4,5をスキャンテスト化する場合、通常動作時にフリップフロップ回路として用いられるスキャンフリップフロップ回路1,3を、スキャンフリップフロップ回路として用いる。
また、図1で示したように、ラッチ対応スキャンフリップフロップ回路10は、スキャンテスト時には、“L”レベルのテストモード信号TMODEによって、スキャンフリップフロップ回路として動作させることが可能である。
このため、スキャンチェーン入力Aをスキャンフリップフロップ回路1のスキャンデータ入力端子SIに入力することで、スキャンフリップフロップ回路1内のスキャンデータ入力端子SIおよびデータ出力端子Q間のパスにより、組合せ回路4への信号を制御し、組合せ回路4を通過した信号を、スキャンフリップフロップ回路化されたラッチ対応スキャンフリップフロップ回路10により観測することができる。
この場合、スキャンテスト時の信号の制御点は、スキャンフリップフロップ回路1のデータ出力端子Qであり、スキャンテスト時の信号の観測点は、スキャンフリップフロップ回路化されたラッチ対応スキャンフリップフロップ回路10のデータ入力端子Dである。その結果、スキャンテスト時の観測性を高めることができる。
また、スキャンチェーン入力Cをスキャンフリップフロップ回路化されたラッチ対応スキャンフリップフロップ回路10のスキャンデータ入力端子SIに入力することで、ラッチ対応スキャンフリップフロップ回路10内のスキャンデータ入力端子SIおよびデータ出力端子Q間のパスにより、組合せ回路5への信号を制御し、組合せ回路5を通過した信号を、スキャンフリップフロップ回路3により観測することができる。
その結果、スキャンテスト時の制御性を高めることができる。
なお、スキャンチェーン入力Bは、後段のスキャンテスト時の信号入力である。
このように、信号の制御性および観測性を高めることで、故障検出率向上の効果が見込め、また、テストベクタの削減も期待できる。
【0012】
図3はこの発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路の変形例を示す回路図であり、クロック制御部14において、14eはナンドゲート、14fはインバータである。その他の構成については、図1と同一である。
図3に示した回路図では、通常動作時において、クロック入力端子Tからの“L”レベルのクロック入力で、データ保持のラッチ動作となる。
【0013】
図4はこの発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路の変形例を示す回路図であり、クロック制御部14において、14gはナンドゲートである。また、マスタラッチ部12、スレーブラッチ部13内のクロック端子イ〜ニが異なる以外は、その他の構成について図1と同一である。
図4に示した回路図では、通常動作時において、クロック入力端子Tからの“L”レベルのクロック入力で、データ保持のラッチ動作となり、テストモード時において、立ち下がりクロックでデータを取り込むスキャンフリップフロップ回路として動作するものとなる。
【0014】
図5はこの発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路の変形例を示す回路図であり、クロック制御部14において、14hはノアゲートである。また、マスタラッチ部12、スレーブラッチ部13内のクロック端子イ〜ニが異なる以外は、その他の構成について図1と同一である。
図5に示した回路図では、テストモード時において、立ち下がりクロックでデータを取り込むスキャンフリップフロップ回路として動作するものとなる。
【0015】
【発明の効果】
以上のように、この発明によれば、データ入力またはスキャンデータ入力をスキャンモード入力に応じて選択するマルチプレクサ部と、マルチプレクサ部によって選択されたデータを入力するマスタラッチ部と、マスタラッチ部からのデータを入力し、データ出力するスレーブラッチ部と、テストモード入力に応じてクロック入力を切り替え制御して、その制御したクロックをマスタラッチ部およびスレーブラッチ部に供給することで、当該フリップフロップ回路をスキャンフリップフロップ回路またはラッチ回路に切り替えるクロック制御部とを備えるように構成したので、テストモード入力に応じて当該フリップフロップ回路をスキャンフリップフロップ回路またはラッチ回路に切り替えることができ、ラッチ回路を含む論理回路をスキャンテスト化する場合、ラッチ回路をスキャンフリップフロップ回路化することで、観測点および制御点を増加し、観測性および制御性を向上させることができる。
また、スキャンモード入力に応じてデータ入力またはスキャンデータ入力を選択することができ、スキャンテスト化時に有効となる効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路を示す回路図である。
【図2】この発明の実施の形態1によるスキャンテスト設計されたラッチ対応スキャンフリップフロップ回路を含む論理回路を示す回路図である。
【図3】この発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路の変形例を示す回路図である。
【図4】この発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路の変形例を示す回路図である。
【図5】この発明の実施の形態1によるラッチ対応スキャンフリップフロップ回路の変形例を示す回路図である。
【図6】従来のスキャンテスト設計されたラッチ回路を含む論理回路を示す回路図である。
【符号の説明】
1,3 スキャンフリップフロップ回路、4,5 組合せ回路、10 ラッチ対応スキャンフリップフロップ回路、11 マルチプレクサ部、12 マスタラッチ部、12a,12b,13a,13b トランスミッションゲート、12c,12d,13c,13d,14a〜14c,14f インバータ、13 スレーブラッチ部、14 クロック制御部、14d,14h ノアゲート、14e,14g ナンドゲート、D データ入力端子、SI スキャンデータ入力端子、SM スキャンモード入力端子、Q データ出力端子、T クロック入力端子、TM テストモード入力端子、イ,ロ,ハ,ニ クロック端子。
Claims (1)
- データ入力またはスキャンデータ入力をスキャンモード入力に応じて選択するマルチプレクサ部と、
上記マルチプレクサ部によって選択されたデータを入力するマスタラッチ部と、
上記マスタラッチ部からのデータを入力し、データ出力するスレーブラッチ部と、
テストモード入力に応じてクロック入力を切り替え制御して、その制御したクロックを上記マスタラッチ部および上記スレーブラッチ部に供給することで、当該フリップフロップ回路をスキャンフリップフロップ回路またはラッチ回路に切り替えるクロック制御部とを備えたフリップフロップ回路。
Priority Applications (1)
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JP2002204509A JP2004048480A (ja) | 2002-07-12 | 2002-07-12 | フリップフロップ回路 |
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JP2002204509A JP2004048480A (ja) | 2002-07-12 | 2002-07-12 | フリップフロップ回路 |
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JP2004048480A true JP2004048480A (ja) | 2004-02-12 |
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ID=31710095
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---|---|---|---|
JP2002204509A Pending JP2004048480A (ja) | 2002-07-12 | 2002-07-12 | フリップフロップ回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2004048480A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006109475A (ja) * | 2004-10-02 | 2006-04-20 | Samsung Electronics Co Ltd | スキャン機能を有するフリップフロップ回路 |
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
-
2002
- 2002-07-12 JP JP2002204509A patent/JP2004048480A/ja active Pending
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JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
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