JPH0983307A - 論理回路及びその試験方法 - Google Patents
論理回路及びその試験方法Info
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- JPH0983307A JPH0983307A JP7230829A JP23082995A JPH0983307A JP H0983307 A JPH0983307 A JP H0983307A JP 7230829 A JP7230829 A JP 7230829A JP 23082995 A JP23082995 A JP 23082995A JP H0983307 A JPH0983307 A JP H0983307A
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- JP
- Japan
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- transfer gate
- flip
- terminal
- flop
- level
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Abstract
(57)【要約】
【課題】 LSSDでないスキャン設計を適用した論理
回路のホールドエラー問題を確実に回避すること。 【解決手段】 試験時にシフトレジスタとして動作する
スキャンパス用のフリップフロップを含み、該フリップ
フロップは、エッジトリガー型のマスタースレーブ・フ
リップフロップであり、かつ、そのマスター部とスレー
ブ部との間、又は、スレーブ部とフリップフロップ出力
との間の信号伝達をオンオフするスイッチ手段を備え
る。
回路のホールドエラー問題を確実に回避すること。 【解決手段】 試験時にシフトレジスタとして動作する
スキャンパス用のフリップフロップを含み、該フリップ
フロップは、エッジトリガー型のマスタースレーブ・フ
リップフロップであり、かつ、そのマスター部とスレー
ブ部との間、又は、スレーブ部とフリップフロップ出力
との間の信号伝達をオンオフするスイッチ手段を備え
る。
Description
【0001】
【発明の属する技術分野】本発明は、論理回路及びその
試験方法に関し、特に、LSSD(level sensitive sc
an design)でないスキャン設計を適用した論理回路及
びその試験方法に関する。ここに、LSSDとは、入力
の変化によって起こる回路の定常状態が、回路自体の遅
延や配線遅延等に依存せずに決まるように設計する手法
を言い、具体的には、充分に長い位相差を有する多相ク
ロックを用いてフリップフロップを制御する手法を言
う。したがって、“LSSDでないスキャン設計”と
は、単一のシステムクロックを用いてフリップフロップ
を制御する、例えば、MUX−Dやスキャンパス等に代
表されるものを指す言葉である。
試験方法に関し、特に、LSSD(level sensitive sc
an design)でないスキャン設計を適用した論理回路及
びその試験方法に関する。ここに、LSSDとは、入力
の変化によって起こる回路の定常状態が、回路自体の遅
延や配線遅延等に依存せずに決まるように設計する手法
を言い、具体的には、充分に長い位相差を有する多相ク
ロックを用いてフリップフロップを制御する手法を言
う。したがって、“LSSDでないスキャン設計”と
は、単一のシステムクロックを用いてフリップフロップ
を制御する、例えば、MUX−Dやスキャンパス等に代
表されるものを指す言葉である。
【0002】
【技術背景】可試験性尺度に基づく試験容易設計技法の
一つに、回路内部のフリップフロップ(以下「FF」と
略す)をシフトレジスタとなるように構成するスキャン
設計(scan design)がある。この設計方式を適用した
論理回路にあっては、試験時に順序回路を組合せ回路と
等価に扱うことができ、試験系列の生成がはるかに容易
になるから、特に、大規模LSIの設計手法に好適であ
る。
一つに、回路内部のフリップフロップ(以下「FF」と
略す)をシフトレジスタとなるように構成するスキャン
設計(scan design)がある。この設計方式を適用した
論理回路にあっては、試験時に順序回路を組合せ回路と
等価に扱うことができ、試験系列の生成がはるかに容易
になるから、特に、大規模LSIの設計手法に好適であ
る。
【0003】
【従来の技術】図9は、LSSDでないスキャン設計
(例としてMUX−D)の従来構成である。1は前段M
UX(マルチプレクサ)、2は前段FF、3は後段MU
X、4は後段FFであり、これら前後段の間に、組合せ
回路や順序回路(以下「組合せ回路」で代表する)5を
介在させて構成している。
(例としてMUX−D)の従来構成である。1は前段M
UX(マルチプレクサ)、2は前段FF、3は後段MU
X、4は後段FFであり、これら前後段の間に、組合せ
回路や順序回路(以下「組合せ回路」で代表する)5を
介在させて構成している。
【0004】前段MUX1と後段MUX3は、スキャン
モード信号に従ってD端子とSI端子の一方を選択する
もので、前段MUX1の出力は前段FF2のD端子に、
また、後段MUX3の出力は後段FF4のD端子にそれ
ぞれ与えられている。前段FF2及び後段FF4は、エ
ッジトリガー型のマスタースレーブ・フリップフロップ
であり、クロックの立ち上がりエッジに同期してD端子
の論理を取り込み、Q端子から出力する。ここに、6は
前段FF2と後段FF4の間の、模式的に示すクロック
遅延(Td)である。
モード信号に従ってD端子とSI端子の一方を選択する
もので、前段MUX1の出力は前段FF2のD端子に、
また、後段MUX3の出力は後段FF4のD端子にそれ
ぞれ与えられている。前段FF2及び後段FF4は、エ
ッジトリガー型のマスタースレーブ・フリップフロップ
であり、クロックの立ち上がりエッジに同期してD端子
の論理を取り込み、Q端子から出力する。ここに、6は
前段FF2と後段FF4の間の、模式的に示すクロック
遅延(Td)である。
【0005】図10は前段FF2及び後段FF4の共通
構成図である。ここでは、前段FF2を例にする。前段
FF2は、CK端子に加えられたシステムクロック(以
下便宜的に「CK」と言う)がLレベルのときにオンす
る第1のトランスファゲート2aと、CKがHレベルの
ときにオンする第2のトランスファゲート2bと、該第
2のトランスファゲート2bを介してループ接続された
第1及び第2のインバータゲート2c、2dとを有する
マスター部2e、CKがHレベルのときにオンする第3
のトランスファゲート2fと、CKがLレベルのときに
オンする第4のトランスファゲート2gと、該第4のト
ランスファゲート2gを介してループ接続された第3及
び第4のインバータゲート2h、2iとを有するスレー
ブ部2j、及び、CKの反転信号(XCK)を生成する
ための第5及び第6のインバータゲート2k、2mを備
えて構成する。
構成図である。ここでは、前段FF2を例にする。前段
FF2は、CK端子に加えられたシステムクロック(以
下便宜的に「CK」と言う)がLレベルのときにオンす
る第1のトランスファゲート2aと、CKがHレベルの
ときにオンする第2のトランスファゲート2bと、該第
2のトランスファゲート2bを介してループ接続された
第1及び第2のインバータゲート2c、2dとを有する
マスター部2e、CKがHレベルのときにオンする第3
のトランスファゲート2fと、CKがLレベルのときに
オンする第4のトランスファゲート2gと、該第4のト
ランスファゲート2gを介してループ接続された第3及
び第4のインバータゲート2h、2iとを有するスレー
ブ部2j、及び、CKの反転信号(XCK)を生成する
ための第5及び第6のインバータゲート2k、2mを備
えて構成する。
【0006】図11は第1〜第4のトランスファゲート
2a〜2gを機械的なスイッチに見立てた図10の等価
回路図である。なお、各スイッチの接点の様子は、CK
がLレベルのときの状態を表している。すなわち、CK
=Lのときは、第1のトランスファゲート2aと第4の
トランスファゲート2gがオンし、第2のトランスファ
ゲート2bと第3のトランスファゲート2fがオフして
いるため、Q端子からは、スレーブ部2jのループ(第
3及び第4のインバータゲート2h、2iのループ)に
保持された論理が出力される。今、CKがHレベルに立
ち上がると、第1〜第4のトランスファゲート2a〜2
gのオンオフが逆転する。したがって、CKの立ち上が
りエッジに同期し、マスター部2eのループ(第1及び
第2のインバータゲート2c、2dのループ)に直前の
D端子の論理が取り込まれ、かつ、その論理が第3のト
ランスファゲート2fと第3のインバータゲート2hを
介してQ端子から出力される。
2a〜2gを機械的なスイッチに見立てた図10の等価
回路図である。なお、各スイッチの接点の様子は、CK
がLレベルのときの状態を表している。すなわち、CK
=Lのときは、第1のトランスファゲート2aと第4の
トランスファゲート2gがオンし、第2のトランスファ
ゲート2bと第3のトランスファゲート2fがオフして
いるため、Q端子からは、スレーブ部2jのループ(第
3及び第4のインバータゲート2h、2iのループ)に
保持された論理が出力される。今、CKがHレベルに立
ち上がると、第1〜第4のトランスファゲート2a〜2
gのオンオフが逆転する。したがって、CKの立ち上が
りエッジに同期し、マスター部2eのループ(第1及び
第2のインバータゲート2c、2dのループ)に直前の
D端子の論理が取り込まれ、かつ、その論理が第3のト
ランスファゲート2fと第3のインバータゲート2hを
介してQ端子から出力される。
【0007】
【発明が解決しようとする課題】しかしながら、かかる
従来技術にあっては、単一のクロック(CK)によって
前段FF2と後段FF4を制御していたため、クロック
遅延Tdが大きい場合に、後段FF4のホールドタイミ
ングが不適切になることがあった。図12は図9の動作
波形図である。この図において、CK(2) は前段FF2
のCK端子波形、Q(2) は前段FF2のQ端子波形、D
(4) は後段FF4のD端子波形、CK(4) は後段FF4
のCK端子波形である。但し、Td=0はクロック遅延
(図9の符号6参照)なしの場合、Td>0はクロック
遅延ありの場合を表している。
従来技術にあっては、単一のクロック(CK)によって
前段FF2と後段FF4を制御していたため、クロック
遅延Tdが大きい場合に、後段FF4のホールドタイミ
ングが不適切になることがあった。図12は図9の動作
波形図である。この図において、CK(2) は前段FF2
のCK端子波形、Q(2) は前段FF2のQ端子波形、D
(4) は後段FF4のD端子波形、CK(4) は後段FF4
のCK端子波形である。但し、Td=0はクロック遅延
(図9の符号6参照)なしの場合、Td>0はクロック
遅延ありの場合を表している。
【0008】時点t0 でCK(2) が立ち上がると、Q
(2) は、時点t0 直前のD端子の論理に変化(便宜的に
→)し、ごくわずか遅れてD(4) も同様に変化す
る。もし、Td=0であれば、CK(4) =CK(2) であ
るから、後段FF4には、意図したとおり、変化前のD
(4) の論理()が正しくホールドされるが、Td>0
で、かつ、Tdが充分に大きい場合には、不本意ながら
変化後のD(4) の論理()がホールドされてしまうと
いう問題点(以下「ホールドエラー問題」と言う)があ
った。
(2) は、時点t0 直前のD端子の論理に変化(便宜的に
→)し、ごくわずか遅れてD(4) も同様に変化す
る。もし、Td=0であれば、CK(4) =CK(2) であ
るから、後段FF4には、意図したとおり、変化前のD
(4) の論理()が正しくホールドされるが、Td>0
で、かつ、Tdが充分に大きい場合には、不本意ながら
変化後のD(4) の論理()がホールドされてしまうと
いう問題点(以下「ホールドエラー問題」と言う)があ
った。
【0009】このホールドエラー問題は、スキャンシフ
ト動作時だけに限らない。組合せ回路5から後段MUX
3のD端子を通るパスの形成時(すなわち通常のシステ
ムクロック動作時)にも起こり得る。一般に、システム
クロックのホールドタイミングは設計者によって保証さ
れているため、システムクロック動作時におけるエラー
問題は起きないはずだが、自動テスト生成プログラム
(以下「ATPG」と略す)によって作り出された試験
系列(いわゆるテストパターン)の場合には、設計者の
意図しないパスが活性化されることがあり、ホールドエ
ラー問題を完全に回避することができない。また、シス
テムクロックに対するスキャン設計ルールを満たすた
め、試験専用のシステムクロックを作成する場合にも、
同様にホールドタイミングが保証されないことが多い。
ト動作時だけに限らない。組合せ回路5から後段MUX
3のD端子を通るパスの形成時(すなわち通常のシステ
ムクロック動作時)にも起こり得る。一般に、システム
クロックのホールドタイミングは設計者によって保証さ
れているため、システムクロック動作時におけるエラー
問題は起きないはずだが、自動テスト生成プログラム
(以下「ATPG」と略す)によって作り出された試験
系列(いわゆるテストパターン)の場合には、設計者の
意図しないパスが活性化されることがあり、ホールドエ
ラー問題を完全に回避することができない。また、シス
テムクロックに対するスキャン設計ルールを満たすた
め、試験専用のシステムクロックを作成する場合にも、
同様にホールドタイミングが保証されないことが多い。
【0010】そこで、本発明の目的は、LSSDでない
スキャン設計を適用した論理回路のホールドエラー問題
を確実に回避することにある。
スキャン設計を適用した論理回路のホールドエラー問題
を確実に回避することにある。
【0011】
【課題を解決するための手段】本発明の論理回路は、試
験時にシフトレジスタとして動作するスキャンパス用の
フリップフロップ(図1の符号10、11参照)を含
み、該フリップフロップは、エッジトリガー型のマスタ
ースレーブ・フリップフロップであり、かつ、そのマス
ター部(図2の符号10a参照)とスレーブ部(図2の
符号10b参照)との間、又は、スレーブ部(図3の符
号10b)とフリップフロップ出力(図3の符号Q参
照)との間の信号伝達をオンオフするスイッチ手段(図
2符号12又は図3の符号13参照)を備えることを特
徴とする。
験時にシフトレジスタとして動作するスキャンパス用の
フリップフロップ(図1の符号10、11参照)を含
み、該フリップフロップは、エッジトリガー型のマスタ
ースレーブ・フリップフロップであり、かつ、そのマス
ター部(図2の符号10a参照)とスレーブ部(図2の
符号10b参照)との間、又は、スレーブ部(図3の符
号10b)とフリップフロップ出力(図3の符号Q参
照)との間の信号伝達をオンオフするスイッチ手段(図
2符号12又は図3の符号13参照)を備えることを特
徴とする。
【0012】又は、本発明の論理回路の試験方法は、前
記スイッチ手段のオンタイミングを、該スイッチ手段を
含むフリップフロップのデータホールドを規定するシス
テムクロックのエッジタイミングから所定時間遅らせる
ことを特徴とする。又は、本発明の論理回路は、試験時
にシフトレジスタとして動作するスキャンパス用のフリ
ップフロップを含み、該フリップフロップは、エッジト
リガー型のマスタースレーブ・フリップフロップであ
り、かつ、CK端子に加えられたシステムクロックがL
レベルのときにオンする第1のトランスファゲートと、
ACK端子に加えられたAクロックがLレベルのときに
オンする第2のトランスファゲートと、システムクロッ
クがHレベルのときにオンする第3のトランスファゲー
トと、AクロックがHレベルのときにオンする第4のト
ランスファゲートと、該第3及び第4のトランスファゲ
ートを介してループ接続された第1及び第2のインバー
タゲートとを有するマスター部、及び、BCK端子に加
えられたBクロックがHレベルのときにオンする第5の
トランスファゲートと、システムクロックがHレベルの
ときにオンする第6のトランスファゲートと、システム
クロックがLレベルのときにオンする第7のトランスフ
ァゲートと、BクロックがLレベルのときにオンする第
8のトランスファゲートと、該第7のトランスファゲー
ト又は該第8のトランスファゲートを介してループ接続
された第3及び第4のインバータゲートとを有するスレ
ーブ部を備えて構成することを特徴とする。
記スイッチ手段のオンタイミングを、該スイッチ手段を
含むフリップフロップのデータホールドを規定するシス
テムクロックのエッジタイミングから所定時間遅らせる
ことを特徴とする。又は、本発明の論理回路は、試験時
にシフトレジスタとして動作するスキャンパス用のフリ
ップフロップを含み、該フリップフロップは、エッジト
リガー型のマスタースレーブ・フリップフロップであ
り、かつ、CK端子に加えられたシステムクロックがL
レベルのときにオンする第1のトランスファゲートと、
ACK端子に加えられたAクロックがLレベルのときに
オンする第2のトランスファゲートと、システムクロッ
クがHレベルのときにオンする第3のトランスファゲー
トと、AクロックがHレベルのときにオンする第4のト
ランスファゲートと、該第3及び第4のトランスファゲ
ートを介してループ接続された第1及び第2のインバー
タゲートとを有するマスター部、及び、BCK端子に加
えられたBクロックがHレベルのときにオンする第5の
トランスファゲートと、システムクロックがHレベルの
ときにオンする第6のトランスファゲートと、システム
クロックがLレベルのときにオンする第7のトランスフ
ァゲートと、BクロックがLレベルのときにオンする第
8のトランスファゲートと、該第7のトランスファゲー
ト又は該第8のトランスファゲートを介してループ接続
された第3及び第4のインバータゲートとを有するスレ
ーブ部を備えて構成することを特徴とする。
【0013】本発明では、フリップフロップのマスター
部とスレーブ部との間、又は、スレーブ部とフリップフ
ロップ出力との間の信号伝達をオンオフするスイッチ手
段を設けたので、そのスイッチ手段のオンタイミング
を、クロック遅延Tdに合わせて適正化することによ
り、具体的には、上記所定時間をクロック遅延よりも大
きくすることにより、前述のホールドエラー問題が確実
に回避される。
部とスレーブ部との間、又は、スレーブ部とフリップフ
ロップ出力との間の信号伝達をオンオフするスイッチ手
段を設けたので、そのスイッチ手段のオンタイミング
を、クロック遅延Tdに合わせて適正化することによ
り、具体的には、上記所定時間をクロック遅延よりも大
きくすることにより、前述のホールドエラー問題が確実
に回避される。
【0014】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図1、図2は本発明に係る論理回路の
第1実施例を示す図である。なお、本実施例において、
従来技術(図9)と共通する構成要素には同一の符号を
付してある。
づいて説明する。図1、図2は本発明に係る論理回路の
第1実施例を示す図である。なお、本実施例において、
従来技術(図9)と共通する構成要素には同一の符号を
付してある。
【0015】図1において、10、11はエッジトリガ
ー型のマスタースレーブ・フリップフロップである。こ
れらのフリップフロップ10、11は、CK端子に加え
られたシステムクロック(以下便宜的に「CK」で表
す)の立ち上がりエッジに同期してD端子の論理を取り
込むと共に、取り込んだ論理をQ端子から出力する点
で、従来技術(図9参照)の前段FF2や後段FF4と
一致するが、新たな端子(以下「SW端子」)を備える
点、このSW端子に加えられる信号(テスト時のホール
ドエラー防止信号;以下単に「ホールドエラー防止信
号」と言う。)がアクティブとなっている間、当該フリ
ップフロップのマスター部とスレーブ部との間(又は、
スレーブ部とフリップフロップ出力Qとの間)の信号伝
達を禁止する点で相違している。すなわち、本実施例の
フリップフロップ10(又は11)は、図2にその概略
構成図を示すように、マスター部10aとスレーブ部1
0bとの間に、SW端子の論理に応答してオンオフする
スイッチ手段12を有している。又は、図3に示すよう
に、スレーブ部10bとフリップフロップ出力Qとの間
に、SW端子の論理に応答してオンオフするスイッチ手
段13を有している。
ー型のマスタースレーブ・フリップフロップである。こ
れらのフリップフロップ10、11は、CK端子に加え
られたシステムクロック(以下便宜的に「CK」で表
す)の立ち上がりエッジに同期してD端子の論理を取り
込むと共に、取り込んだ論理をQ端子から出力する点
で、従来技術(図9参照)の前段FF2や後段FF4と
一致するが、新たな端子(以下「SW端子」)を備える
点、このSW端子に加えられる信号(テスト時のホール
ドエラー防止信号;以下単に「ホールドエラー防止信
号」と言う。)がアクティブとなっている間、当該フリ
ップフロップのマスター部とスレーブ部との間(又は、
スレーブ部とフリップフロップ出力Qとの間)の信号伝
達を禁止する点で相違している。すなわち、本実施例の
フリップフロップ10(又は11)は、図2にその概略
構成図を示すように、マスター部10aとスレーブ部1
0bとの間に、SW端子の論理に応答してオンオフする
スイッチ手段12を有している。又は、図3に示すよう
に、スレーブ部10bとフリップフロップ出力Qとの間
に、SW端子の論理に応答してオンオフするスイッチ手
段13を有している。
【0016】このような構成において、今、ホールドエ
ラー防止信号をインアクティブ、すなわち、図2のスイ
ッチ手段12(又は図3のスイッチ手段13)をオンに
した状態(言い換えれば従来技術と同じ状態)で、シス
テムクロックを立ち上げると、組合せ回路5の前段に位
置するフリップフロップ(以下「前段FF」)10に
は、そのときのD端子の論理がホールドされると共に、
その論理がQ端子から出力される。同様に、組合せ回
路5の後段に位置するフリップフロップ(以下「後段F
F」)11には、そのときからクロック遅延Td後のD
端子の論理がホールドされると共に、その論理がQ端子
から出力される。
ラー防止信号をインアクティブ、すなわち、図2のスイ
ッチ手段12(又は図3のスイッチ手段13)をオンに
した状態(言い換えれば従来技術と同じ状態)で、シス
テムクロックを立ち上げると、組合せ回路5の前段に位
置するフリップフロップ(以下「前段FF」)10に
は、そのときのD端子の論理がホールドされると共に、
その論理がQ端子から出力される。同様に、組合せ回
路5の後段に位置するフリップフロップ(以下「後段F
F」)11には、そのときからクロック遅延Td後のD
端子の論理がホールドされると共に、その論理がQ端子
から出力される。
【0017】ここで、スキャンシフト動作時における後
段FF11のホールドデータに着目すると、このホール
ドデータは、前段FF10の1クロック前のホールドデ
ータでなければならない。クロック遅延Tdがゼロであ
れば、システムクロックの立ち上がりに応答して前段F
F10から後段FF11へとデータの転送が正しく行わ
れるから、ホールドエラーは生じないが、Td>0で、
かつ、Tdが充分に大きい場合には、後段FF11のホ
ールドタイミングがTdだけ遅れる結果、不本意なが
ら、後段FF11に、前段FF10の現在のデータがホ
ールドされてしまうという不都合を招くことがある。
段FF11のホールドデータに着目すると、このホール
ドデータは、前段FF10の1クロック前のホールドデ
ータでなければならない。クロック遅延Tdがゼロであ
れば、システムクロックの立ち上がりに応答して前段F
F10から後段FF11へとデータの転送が正しく行わ
れるから、ホールドエラーは生じないが、Td>0で、
かつ、Tdが充分に大きい場合には、後段FF11のホ
ールドタイミングがTdだけ遅れる結果、不本意なが
ら、後段FF11に、前段FF10の現在のデータがホ
ールドされてしまうという不都合を招くことがある。
【0018】そこで、本実施例では、ホールドエラー防
止信号のアクティブ期間を最適制御することにより、上
述のホールドエラー問題を回避する。すなわち、本実施
例では、ホールドエラー信号がアクティブである限り、
システムクロックを立ち上げても、前段FF10のQ出
力が更新されないという作用が得られるため、クロック
遅延Tdによって後段FF11のホールドタイミングが
遅れた場合でも、前段FF10の更新前のデータをホー
ルドすることができ、上述のホールドエラー問題を確実
に回避できるという従来技術にはない特有の効果が得ら
れる。
止信号のアクティブ期間を最適制御することにより、上
述のホールドエラー問題を回避する。すなわち、本実施
例では、ホールドエラー信号がアクティブである限り、
システムクロックを立ち上げても、前段FF10のQ出
力が更新されないという作用が得られるため、クロック
遅延Tdによって後段FF11のホールドタイミングが
遅れた場合でも、前段FF10の更新前のデータをホー
ルドすることができ、上述のホールドエラー問題を確実
に回避できるという従来技術にはない特有の効果が得ら
れる。
【0019】図4〜図8は本発明に係る論理回路の第2
実施例を示す図である。図4において、20、21はエ
ッジトリガー型のマスタースレーブ・フリップフロップ
(以下「前段FF20、後段FF21」)、22は組合
せ回路や順序回路(以下「組合せ回路」で代表する)、
23は模式的に示すクロック遅延Tdである。
実施例を示す図である。図4において、20、21はエ
ッジトリガー型のマスタースレーブ・フリップフロップ
(以下「前段FF20、後段FF21」)、22は組合
せ回路や順序回路(以下「組合せ回路」で代表する)、
23は模式的に示すクロック遅延Tdである。
【0020】図5は前段FF20と後段FFの共通構成
図である。ここでは、前段FF20を例にする。前段F
F20は、CK端子に加えられたシステムクロック(以
下便宜的に「CK」と言う)がLレベルのときにオンす
る第1のトランスファゲート20aと、ACK端子に加
えられたAクロック(以下便宜的に「ACK」と言う)
がLレベルのときにオンする第2のトランスファゲート
20bと、CKがHレベルのときにオンする第3のトラ
ンスファゲート20cと、ACKがHレベルのときにオ
ンする第4のトランスファゲート20dと、該第3及び
第4のトランスファゲート20c、20dを介してルー
プ接続された第1及び第2のインバータゲート20e、
20fとを有するマスター部20g、BCK端子に加え
られたBクロック(以下便宜的に「BCK」と言う)が
Hレベルのときにオンする第5のトランスファゲート2
0hと、CKがHレベルのときにオンする第6のトラン
スファゲート20iと、CKがLレベルのときにオンす
る第7のトランスファゲート20jと、BCKがLレベ
ルのときにオンする第8のトランスファゲート20k
と、該第7のトランスファゲート20j又は該第8のト
ランスファゲート20kを介してループ接続された第3
及び第4のインバータゲート20m、20nとを有する
スレーブ部20p、及び、CKの反転信号(XCK)、
ACKの反転信号(XACK)、並びに、BCKの反転
信号(BCK)を生成するための第5〜第10のインバ
ータゲート20q〜20vを備えて構成する。
図である。ここでは、前段FF20を例にする。前段F
F20は、CK端子に加えられたシステムクロック(以
下便宜的に「CK」と言う)がLレベルのときにオンす
る第1のトランスファゲート20aと、ACK端子に加
えられたAクロック(以下便宜的に「ACK」と言う)
がLレベルのときにオンする第2のトランスファゲート
20bと、CKがHレベルのときにオンする第3のトラ
ンスファゲート20cと、ACKがHレベルのときにオ
ンする第4のトランスファゲート20dと、該第3及び
第4のトランスファゲート20c、20dを介してルー
プ接続された第1及び第2のインバータゲート20e、
20fとを有するマスター部20g、BCK端子に加え
られたBクロック(以下便宜的に「BCK」と言う)が
Hレベルのときにオンする第5のトランスファゲート2
0hと、CKがHレベルのときにオンする第6のトラン
スファゲート20iと、CKがLレベルのときにオンす
る第7のトランスファゲート20jと、BCKがLレベ
ルのときにオンする第8のトランスファゲート20k
と、該第7のトランスファゲート20j又は該第8のト
ランスファゲート20kを介してループ接続された第3
及び第4のインバータゲート20m、20nとを有する
スレーブ部20p、及び、CKの反転信号(XCK)、
ACKの反転信号(XACK)、並びに、BCKの反転
信号(BCK)を生成するための第5〜第10のインバ
ータゲート20q〜20vを備えて構成する。
【0021】図6は第1〜第8のトランスファゲート2
0a〜20kを機械的なスイッチに見立てた図5の等価
回路図である。なお、各スイッチの接点の様子は、CK
及びBCKがLレベル、ACKがHレベルのときの状態
を表している。図示の状態では、第1のトランスファゲ
ート20a、第2のトランスファゲート20b、第7の
トランスファゲート20j及び第8のトランスファゲー
ト20kがオンしている。
0a〜20kを機械的なスイッチに見立てた図5の等価
回路図である。なお、各スイッチの接点の様子は、CK
及びBCKがLレベル、ACKがHレベルのときの状態
を表している。図示の状態では、第1のトランスファゲ
ート20a、第2のトランスファゲート20b、第7の
トランスファゲート20j及び第8のトランスファゲー
ト20kがオンしている。
【0022】このような構成において、マスター部20
gとスレーブ部20pとの間は、スイッチ手段として機
能する第5のトランスファゲート20hによってオンオ
フ可能に接続されており、この第5のトランスファゲー
ト20hは、BCK(Bクロック)がHレベルのときに
オン状態となる。したがって、BCKがLレベルである
限り、CKが立ち上がっても、D端子又はSI端子の論
理がスレーブ部20pへ伝達されないから、クロック遅
延Tdに伴う後段FF21のホールドエラーを回避でき
る。
gとスレーブ部20pとの間は、スイッチ手段として機
能する第5のトランスファゲート20hによってオンオ
フ可能に接続されており、この第5のトランスファゲー
ト20hは、BCK(Bクロック)がHレベルのときに
オン状態となる。したがって、BCKがLレベルである
限り、CKが立ち上がっても、D端子又はSI端子の論
理がスレーブ部20pへ伝達されないから、クロック遅
延Tdに伴う後段FF21のホールドエラーを回避でき
る。
【0023】図7は本実施例の動作波形図である。この
図において、CK(20)は前段FFのCK端子波形、BC
Kは前段FF20及び後段FF21のBCK端子波形
(すなわちBクロック波形)、Q(20)は前段FF20の
Q端子波形、D(21)は後段FF21のD端子波形、CK
(21)は後段FF21のCK端子波形(但しTd>0)で
ある。
図において、CK(20)は前段FFのCK端子波形、BC
Kは前段FF20及び後段FF21のBCK端子波形
(すなわちBクロック波形)、Q(20)は前段FF20の
Q端子波形、D(21)は後段FF21のD端子波形、CK
(21)は後段FF21のCK端子波形(但しTd>0)で
ある。
【0024】BCKの立ち上がりタイミングを、CK
(20)の立ち上がりエッジから所定時間(A;A>Td)
後に設定する。時点t0 でCK(20)が立ち上がると、Q
(20)は、少なくとも、時点t0 から時間Aを経過しなけ
れば、新たな論理()に変化しない。したがって、C
K(21)がTdだけ遅れたとしても、その遅れ分が時間A
以内であれば、CK(21)の立ち上がり時点t1 における
D(21)は、必ず更新前の論理()となるから、後段F
F21のホールドエラー問題を確実に回避できる。
(20)の立ち上がりエッジから所定時間(A;A>Td)
後に設定する。時点t0 でCK(20)が立ち上がると、Q
(20)は、少なくとも、時点t0 から時間Aを経過しなけ
れば、新たな論理()に変化しない。したがって、C
K(21)がTdだけ遅れたとしても、その遅れ分が時間A
以内であれば、CK(21)の立ち上がり時点t1 における
D(21)は、必ず更新前の論理()となるから、後段F
F21のホールドエラー問題を確実に回避できる。
【0025】なお、ACKはスキャンシフト動作時に、
SI端子の論理を取り込むための制御クロックである。
CK、ACK及びBCKは、図8の表に従って制御すれ
ばよい。通常動作時には、ACKとBCKをHレベル
(論理1)に固定する。この場合、SI端子の論理は無
視され、CKの立ち上がりエッジにおけるD端子の論理
がQ端子から出力される。システムクロック印加時に
は、ACKをHレベル固定とし、CKとBCKをクロッ
クパルス(Pで表している)とする。この場合、SI端
子の論理は無視され、クロックパルスの周期でD端子の
論理がQ端子から出力される。又は、スキャンシフト時
には、CKをHレベル固定とし、ACKとBCKをクロ
ックパルスとする。この場合、D端子の論理は無視さ
れ、クロックパルスの周期でSI端子の論理がQ端子か
ら出力される。
SI端子の論理を取り込むための制御クロックである。
CK、ACK及びBCKは、図8の表に従って制御すれ
ばよい。通常動作時には、ACKとBCKをHレベル
(論理1)に固定する。この場合、SI端子の論理は無
視され、CKの立ち上がりエッジにおけるD端子の論理
がQ端子から出力される。システムクロック印加時に
は、ACKをHレベル固定とし、CKとBCKをクロッ
クパルス(Pで表している)とする。この場合、SI端
子の論理は無視され、クロックパルスの周期でD端子の
論理がQ端子から出力される。又は、スキャンシフト時
には、CKをHレベル固定とし、ACKとBCKをクロ
ックパルスとする。この場合、D端子の論理は無視さ
れ、クロックパルスの周期でSI端子の論理がQ端子か
ら出力される。
【0026】
【発明の効果】本発明によれば、フリップフロップのマ
スター部とスレーブ部との間、又は、スレーブ部とフリ
ップフロップ出力との間の信号伝達をオンオフするスイ
ッチ手段を設けたので、そのスイッチ手段のオンタイミ
ングを、クロック遅延Tdに合わせて適正化するだけ
で、前述のホールドエラー問題を確実に回避できるとい
う、従来技術にはない有利な効果を奏することができ
る。
スター部とスレーブ部との間、又は、スレーブ部とフリ
ップフロップ出力との間の信号伝達をオンオフするスイ
ッチ手段を設けたので、そのスイッチ手段のオンタイミ
ングを、クロック遅延Tdに合わせて適正化するだけ
で、前述のホールドエラー問題を確実に回避できるとい
う、従来技術にはない有利な効果を奏することができ
る。
【図1】第1実施例の構成図である。
【図2】第1実施例の前段FF10(又は後段FF1
1)の構成図である。
1)の構成図である。
【図3】第1実施例の前段FF10(又は後段FF1
1)の他の構成図である。
1)の他の構成図である。
【図4】第2実施例の構成図である。
【図5】第2実施例の前段FF20(又は後段FF2
1)の回路図である。
1)の回路図である。
【図6】第2実施例の前段FF20(又は後段FF2
1)の等価回路図である。
1)の等価回路図である。
【図7】第2実施例の動作波形図である。
【図8】第2実施例の信号制御表である。
【図9】従来例の構成図である。
【図10】従来例の前段FF2(又は後段FF4)の回
路図である。
路図である。
【図11】従来例の前段FF2(又は後段FF4)の等
価回路図である。
価回路図である。
【図12】従来例の動作波形図である。
Q:フリップフロップ出力 10、11:フリップフロップ 10a:マスター部 10b:スレーブ部 12、13:スイッチ手段 20、21:フリップフロップ 20a:第1のトランスファゲート 20b:第2のトランスファゲート 20c:第3のトランスファゲート 20d:第4のトランスファゲート 20e:第1のインバータゲート 20f:第2のインバータゲート 20g:マスター部 20h:第5のトランスファゲート 20i:第6のトランスファゲート 20j:第7のトランスファゲート 20k:第8のトランスファゲート 20m:第3のインバータゲート 20n:第4のインバータゲート 20p:スレーブ部
Claims (3)
- 【請求項1】試験時にシフトレジスタとして動作するス
キャンパス用のフリップフロップを含み、該フリップフ
ロップは、エッジトリガー型のマスタースレーブ・フリ
ップフロップであり、かつ、そのマスター部とスレーブ
部との間、又は、スレーブ部とフリップフロップ出力と
の間の信号伝達をオンオフするスイッチ手段を備えるこ
とを特徴とする論理回路。 - 【請求項2】請求項1記載の論理回路のスイッチ手段の
オンタイミングを、該スイッチ手段を含むフリップフロ
ップのデータホールドを規定するシステムクロックのエ
ッジタイミングから所定時間遅らせることを特徴とする
論理回路の試験方法。 - 【請求項3】試験時にシフトレジスタとして動作するス
キャンパス用のフリップフロップを含み、該フリップフ
ロップは、エッジトリガー型のマスタースレーブ・フリ
ップフロップであり、かつ、CK端子に加えられたシス
テムクロックがLレベルのときにオンする第1のトラン
スファゲートと、ACK端子に加えられたAクロックが
Lレベルのときにオンする第2のトランスファゲート
と、システムクロックがHレベルのときにオンする第3
のトランスファゲートと、AクロックがHレベルのとき
にオンする第4のトランスファゲートと、該第3及び第
4のトランスファゲートを介してループ接続された第1
及び第2のインバータゲートとを有するマスター部、及
び、BCK端子に加えられたBクロックがHレベルのと
きにオンする第5のトランスファゲートと、システムク
ロックがHレベルのときにオンする第6のトランスファ
ゲートと、システムクロックがLレベルのときにオンす
る第7のトランスファゲートと、BクロックがLレベル
のときにオンする第8のトランスファゲートと、該第7
のトランスファゲート又は該第8のトランスファゲート
を介してループ接続された第3及び第4のインバータゲ
ートとを有するスレーブ部を備えて構成することを特徴
とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7230829A JPH0983307A (ja) | 1995-09-08 | 1995-09-08 | 論理回路及びその試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7230829A JPH0983307A (ja) | 1995-09-08 | 1995-09-08 | 論理回路及びその試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0983307A true JPH0983307A (ja) | 1997-03-28 |
Family
ID=16913936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7230829A Withdrawn JPH0983307A (ja) | 1995-09-08 | 1995-09-08 | 論理回路及びその試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0983307A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7124339B2 (en) | 2002-04-18 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
KR20170115420A (ko) * | 2016-04-07 | 2017-10-17 | 삼성전자주식회사 | 멀티 비트 플립플롭들 |
-
1995
- 1995-09-08 JP JP7230829A patent/JPH0983307A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7124339B2 (en) | 2002-04-18 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
CN100380807C (zh) * | 2002-04-18 | 2008-04-09 | 松下电器产业株式会社 | 扫描路径电路和包括该扫描路径电路的半导体集成电路 |
US7401279B2 (en) | 2002-04-18 | 2008-07-15 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
KR20170115420A (ko) * | 2016-04-07 | 2017-10-17 | 삼성전자주식회사 | 멀티 비트 플립플롭들 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |