JPH0983307A - 論理回路及びその試験方法 - Google Patents
論理回路及びその試験方法Info
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- JPH0983307A JPH0983307A JP7230829A JP23082995A JPH0983307A JP H0983307 A JPH0983307 A JP H0983307A JP 7230829 A JP7230829 A JP 7230829A JP 23082995 A JP23082995 A JP 23082995A JP H0983307 A JPH0983307 A JP H0983307A
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- flip
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- flop
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Abstract
(57)【要約】
【課題】 ＬＳＳＤでないスキャン設計を適用した論理
回路のホールドエラー問題を確実に回避すること。 【解決手段】 試験時にシフトレジスタとして動作する
スキャンパス用のフリップフロップを含み、該フリップ
フロップは、エッジトリガー型のマスタースレーブ・フ
リップフロップであり、かつ、そのマスター部とスレー
ブ部との間、又は、スレーブ部とフリップフロップ出力
との間の信号伝達をオンオフするスイッチ手段を備え
る。
回路のホールドエラー問題を確実に回避すること。 【解決手段】 試験時にシフトレジスタとして動作する
スキャンパス用のフリップフロップを含み、該フリップ
フロップは、エッジトリガー型のマスタースレーブ・フ
リップフロップであり、かつ、そのマスター部とスレー
ブ部との間、又は、スレーブ部とフリップフロップ出力
との間の信号伝達をオンオフするスイッチ手段を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路及びその
試験方法に関し、特に、ＬＳＳＤ（level sensitive sc
an design）でないスキャン設計を適用した論理回路及
びその試験方法に関する。ここに、ＬＳＳＤとは、入力
の変化によって起こる回路の定常状態が、回路自体の遅
延や配線遅延等に依存せずに決まるように設計する手法
を言い、具体的には、充分に長い位相差を有する多相ク
ロックを用いてフリップフロップを制御する手法を言
う。したがって、“ＬＳＳＤでないスキャン設計”と
は、単一のシステムクロックを用いてフリップフロップ
を制御する、例えば、ＭＵＸ−Ｄやスキャンパス等に代
表されるものを指す言葉である。
試験方法に関し、特に、ＬＳＳＤ（level sensitive sc
an design）でないスキャン設計を適用した論理回路及
びその試験方法に関する。ここに、ＬＳＳＤとは、入力
の変化によって起こる回路の定常状態が、回路自体の遅
延や配線遅延等に依存せずに決まるように設計する手法
を言い、具体的には、充分に長い位相差を有する多相ク
ロックを用いてフリップフロップを制御する手法を言
う。したがって、“ＬＳＳＤでないスキャン設計”と
は、単一のシステムクロックを用いてフリップフロップ
を制御する、例えば、ＭＵＸ−Ｄやスキャンパス等に代
表されるものを指す言葉である。
【０００２】
【技術背景】可試験性尺度に基づく試験容易設計技法の
一つに、回路内部のフリップフロップ（以下「ＦＦ」と
略す）をシフトレジスタとなるように構成するスキャン
設計（scan design）がある。この設計方式を適用した
論理回路にあっては、試験時に順序回路を組合せ回路と
等価に扱うことができ、試験系列の生成がはるかに容易
になるから、特に、大規模ＬＳＩの設計手法に好適であ
る。
一つに、回路内部のフリップフロップ（以下「ＦＦ」と
略す）をシフトレジスタとなるように構成するスキャン
設計（scan design）がある。この設計方式を適用した
論理回路にあっては、試験時に順序回路を組合せ回路と
等価に扱うことができ、試験系列の生成がはるかに容易
になるから、特に、大規模ＬＳＩの設計手法に好適であ
る。
【０００３】
【従来の技術】図９は、ＬＳＳＤでないスキャン設計
（例としてＭＵＸ−Ｄ）の従来構成である。１は前段Ｍ
ＵＸ（マルチプレクサ）、２は前段ＦＦ、３は後段ＭＵ
Ｘ、４は後段ＦＦであり、これら前後段の間に、組合せ
回路や順序回路（以下「組合せ回路」で代表する）５を
介在させて構成している。
（例としてＭＵＸ−Ｄ）の従来構成である。１は前段Ｍ
ＵＸ（マルチプレクサ）、２は前段ＦＦ、３は後段ＭＵ
Ｘ、４は後段ＦＦであり、これら前後段の間に、組合せ
回路や順序回路（以下「組合せ回路」で代表する）５を
介在させて構成している。
【０００４】前段ＭＵＸ１と後段ＭＵＸ３は、スキャン
モード信号に従ってＤ端子とＳＩ端子の一方を選択する
もので、前段ＭＵＸ１の出力は前段ＦＦ２のＤ端子に、
また、後段ＭＵＸ３の出力は後段ＦＦ４のＤ端子にそれ
ぞれ与えられている。前段ＦＦ２及び後段ＦＦ４は、エ
ッジトリガー型のマスタースレーブ・フリップフロップ
であり、クロックの立ち上がりエッジに同期してＤ端子
の論理を取り込み、Ｑ端子から出力する。ここに、６は
前段ＦＦ２と後段ＦＦ４の間の、模式的に示すクロック
遅延（Ｔｄ）である。
モード信号に従ってＤ端子とＳＩ端子の一方を選択する
もので、前段ＭＵＸ１の出力は前段ＦＦ２のＤ端子に、
また、後段ＭＵＸ３の出力は後段ＦＦ４のＤ端子にそれ
ぞれ与えられている。前段ＦＦ２及び後段ＦＦ４は、エ
ッジトリガー型のマスタースレーブ・フリップフロップ
であり、クロックの立ち上がりエッジに同期してＤ端子
の論理を取り込み、Ｑ端子から出力する。ここに、６は
前段ＦＦ２と後段ＦＦ４の間の、模式的に示すクロック
遅延（Ｔｄ）である。
【０００５】図１０は前段ＦＦ２及び後段ＦＦ４の共通
構成図である。ここでは、前段ＦＦ２を例にする。前段
ＦＦ２は、ＣＫ端子に加えられたシステムクロック（以
下便宜的に「ＣＫ」と言う）がＬレベルのときにオンす
る第１のトランスファゲート２ａと、ＣＫがＨレベルの
ときにオンする第２のトランスファゲート２ｂと、該第
２のトランスファゲート２ｂを介してループ接続された
第１及び第２のインバータゲート２ｃ、２ｄとを有する
マスター部２ｅ、ＣＫがＨレベルのときにオンする第３
のトランスファゲート２ｆと、ＣＫがＬレベルのときに
オンする第４のトランスファゲート２ｇと、該第４のト
ランスファゲート２ｇを介してループ接続された第３及
び第４のインバータゲート２ｈ、２ｉとを有するスレー
ブ部２ｊ、及び、ＣＫの反転信号（ＸＣＫ）を生成する
ための第５及び第６のインバータゲート２ｋ、２ｍを備
えて構成する。
構成図である。ここでは、前段ＦＦ２を例にする。前段
ＦＦ２は、ＣＫ端子に加えられたシステムクロック（以
下便宜的に「ＣＫ」と言う）がＬレベルのときにオンす
る第１のトランスファゲート２ａと、ＣＫがＨレベルの
ときにオンする第２のトランスファゲート２ｂと、該第
２のトランスファゲート２ｂを介してループ接続された
第１及び第２のインバータゲート２ｃ、２ｄとを有する
マスター部２ｅ、ＣＫがＨレベルのときにオンする第３
のトランスファゲート２ｆと、ＣＫがＬレベルのときに
オンする第４のトランスファゲート２ｇと、該第４のト
ランスファゲート２ｇを介してループ接続された第３及
び第４のインバータゲート２ｈ、２ｉとを有するスレー
ブ部２ｊ、及び、ＣＫの反転信号（ＸＣＫ）を生成する
ための第５及び第６のインバータゲート２ｋ、２ｍを備
えて構成する。
【０００６】図１１は第１〜第４のトランスファゲート
２ａ〜２ｇを機械的なスイッチに見立てた図１０の等価
回路図である。なお、各スイッチの接点の様子は、ＣＫ
がＬレベルのときの状態を表している。すなわち、ＣＫ
＝Ｌのときは、第１のトランスファゲート２ａと第４の
トランスファゲート２ｇがオンし、第２のトランスファ
ゲート２ｂと第３のトランスファゲート２ｆがオフして
いるため、Ｑ端子からは、スレーブ部２ｊのループ（第
３及び第４のインバータゲート２ｈ、２ｉのループ）に
保持された論理が出力される。今、ＣＫがＨレベルに立
ち上がると、第１〜第４のトランスファゲート２ａ〜２
ｇのオンオフが逆転する。したがって、ＣＫの立ち上が
りエッジに同期し、マスター部２ｅのループ（第１及び
第２のインバータゲート２ｃ、２ｄのループ）に直前の
Ｄ端子の論理が取り込まれ、かつ、その論理が第３のト
ランスファゲート２ｆと第３のインバータゲート２ｈを
介してＱ端子から出力される。
２ａ〜２ｇを機械的なスイッチに見立てた図１０の等価
回路図である。なお、各スイッチの接点の様子は、ＣＫ
がＬレベルのときの状態を表している。すなわち、ＣＫ
＝Ｌのときは、第１のトランスファゲート２ａと第４の
トランスファゲート２ｇがオンし、第２のトランスファ
ゲート２ｂと第３のトランスファゲート２ｆがオフして
いるため、Ｑ端子からは、スレーブ部２ｊのループ（第
３及び第４のインバータゲート２ｈ、２ｉのループ）に
保持された論理が出力される。今、ＣＫがＨレベルに立
ち上がると、第１〜第４のトランスファゲート２ａ〜２
ｇのオンオフが逆転する。したがって、ＣＫの立ち上が
りエッジに同期し、マスター部２ｅのループ（第１及び
第２のインバータゲート２ｃ、２ｄのループ）に直前の
Ｄ端子の論理が取り込まれ、かつ、その論理が第３のト
ランスファゲート２ｆと第３のインバータゲート２ｈを
介してＱ端子から出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来技術にあっては、単一のクロック（ＣＫ）によって
前段ＦＦ２と後段ＦＦ４を制御していたため、クロック
遅延Ｔｄが大きい場合に、後段ＦＦ４のホールドタイミ
ングが不適切になることがあった。図１２は図９の動作
波形図である。この図において、ＣＫ(2) は前段ＦＦ２
のＣＫ端子波形、Ｑ(2) は前段ＦＦ２のＱ端子波形、Ｄ
(4) は後段ＦＦ４のＤ端子波形、ＣＫ(4) は後段ＦＦ４
のＣＫ端子波形である。但し、Ｔｄ＝０はクロック遅延
（図９の符号６参照）なしの場合、Ｔｄ＞０はクロック
遅延ありの場合を表している。
従来技術にあっては、単一のクロック（ＣＫ）によって
前段ＦＦ２と後段ＦＦ４を制御していたため、クロック
遅延Ｔｄが大きい場合に、後段ＦＦ４のホールドタイミ
ングが不適切になることがあった。図１２は図９の動作
波形図である。この図において、ＣＫ(2) は前段ＦＦ２
のＣＫ端子波形、Ｑ(2) は前段ＦＦ２のＱ端子波形、Ｄ
(4) は後段ＦＦ４のＤ端子波形、ＣＫ(4) は後段ＦＦ４
のＣＫ端子波形である。但し、Ｔｄ＝０はクロック遅延
（図９の符号６参照）なしの場合、Ｔｄ＞０はクロック
遅延ありの場合を表している。
【０００８】時点ｔ0 でＣＫ(2) が立ち上がると、Ｑ
(2) は、時点ｔ0 直前のＤ端子の論理に変化（便宜的に
→）し、ごくわずか遅れてＤ(4) も同様に変化す
る。もし、Ｔｄ＝０であれば、ＣＫ(4) ＝ＣＫ(2) であ
るから、後段ＦＦ４には、意図したとおり、変化前のＤ
(4) の論理（）が正しくホールドされるが、Ｔｄ＞０
で、かつ、Ｔｄが充分に大きい場合には、不本意ながら
変化後のＤ(4) の論理（）がホールドされてしまうと
いう問題点（以下「ホールドエラー問題」と言う）があ
った。
(2) は、時点ｔ0 直前のＤ端子の論理に変化（便宜的に
→）し、ごくわずか遅れてＤ(4) も同様に変化す
る。もし、Ｔｄ＝０であれば、ＣＫ(4) ＝ＣＫ(2) であ
るから、後段ＦＦ４には、意図したとおり、変化前のＤ
(4) の論理（）が正しくホールドされるが、Ｔｄ＞０
で、かつ、Ｔｄが充分に大きい場合には、不本意ながら
変化後のＤ(4) の論理（）がホールドされてしまうと
いう問題点（以下「ホールドエラー問題」と言う）があ
った。
【０００９】このホールドエラー問題は、スキャンシフ
ト動作時だけに限らない。組合せ回路５から後段ＭＵＸ
３のＤ端子を通るパスの形成時（すなわち通常のシステ
ムクロック動作時）にも起こり得る。一般に、システム
クロックのホールドタイミングは設計者によって保証さ
れているため、システムクロック動作時におけるエラー
問題は起きないはずだが、自動テスト生成プログラム
（以下「ＡＴＰＧ」と略す）によって作り出された試験
系列（いわゆるテストパターン）の場合には、設計者の
意図しないパスが活性化されることがあり、ホールドエ
ラー問題を完全に回避することができない。また、シス
テムクロックに対するスキャン設計ルールを満たすた
め、試験専用のシステムクロックを作成する場合にも、
同様にホールドタイミングが保証されないことが多い。
ト動作時だけに限らない。組合せ回路５から後段ＭＵＸ
３のＤ端子を通るパスの形成時（すなわち通常のシステ
ムクロック動作時）にも起こり得る。一般に、システム
クロックのホールドタイミングは設計者によって保証さ
れているため、システムクロック動作時におけるエラー
問題は起きないはずだが、自動テスト生成プログラム
（以下「ＡＴＰＧ」と略す）によって作り出された試験
系列（いわゆるテストパターン）の場合には、設計者の
意図しないパスが活性化されることがあり、ホールドエ
ラー問題を完全に回避することができない。また、シス
テムクロックに対するスキャン設計ルールを満たすた
め、試験専用のシステムクロックを作成する場合にも、
同様にホールドタイミングが保証されないことが多い。
【００１０】そこで、本発明の目的は、ＬＳＳＤでない
スキャン設計を適用した論理回路のホールドエラー問題
を確実に回避することにある。
スキャン設計を適用した論理回路のホールドエラー問題
を確実に回避することにある。
【００１１】
【課題を解決するための手段】本発明の論理回路は、試
験時にシフトレジスタとして動作するスキャンパス用の
フリップフロップ（図１の符号１０、１１参照）を含
み、該フリップフロップは、エッジトリガー型のマスタ
ースレーブ・フリップフロップであり、かつ、そのマス
ター部（図２の符号１０ａ参照）とスレーブ部（図２の
符号１０ｂ参照）との間、又は、スレーブ部（図３の符
号１０ｂ）とフリップフロップ出力（図３の符号Ｑ参
照）との間の信号伝達をオンオフするスイッチ手段（図
２符号１２又は図３の符号１３参照）を備えることを特
徴とする。
験時にシフトレジスタとして動作するスキャンパス用の
フリップフロップ（図１の符号１０、１１参照）を含
み、該フリップフロップは、エッジトリガー型のマスタ
ースレーブ・フリップフロップであり、かつ、そのマス
ター部（図２の符号１０ａ参照）とスレーブ部（図２の
符号１０ｂ参照）との間、又は、スレーブ部（図３の符
号１０ｂ）とフリップフロップ出力（図３の符号Ｑ参
照）との間の信号伝達をオンオフするスイッチ手段（図
２符号１２又は図３の符号１３参照）を備えることを特
徴とする。
【００１２】又は、本発明の論理回路の試験方法は、前
記スイッチ手段のオンタイミングを、該スイッチ手段を
含むフリップフロップのデータホールドを規定するシス
テムクロックのエッジタイミングから所定時間遅らせる
ことを特徴とする。又は、本発明の論理回路は、試験時
にシフトレジスタとして動作するスキャンパス用のフリ
ップフロップを含み、該フリップフロップは、エッジト
リガー型のマスタースレーブ・フリップフロップであ
り、かつ、ＣＫ端子に加えられたシステムクロックがＬ
レベルのときにオンする第１のトランスファゲートと、
ＡＣＫ端子に加えられたＡクロックがＬレベルのときに
オンする第２のトランスファゲートと、システムクロッ
クがＨレベルのときにオンする第３のトランスファゲー
トと、ＡクロックがＨレベルのときにオンする第４のト
ランスファゲートと、該第３及び第４のトランスファゲ
ートを介してループ接続された第１及び第２のインバー
タゲートとを有するマスター部、及び、ＢＣＫ端子に加
えられたＢクロックがＨレベルのときにオンする第５の
トランスファゲートと、システムクロックがＨレベルの
ときにオンする第６のトランスファゲートと、システム
クロックがＬレベルのときにオンする第７のトランスフ
ァゲートと、ＢクロックがＬレベルのときにオンする第
８のトランスファゲートと、該第７のトランスファゲー
ト又は該第８のトランスファゲートを介してループ接続
された第３及び第４のインバータゲートとを有するスレ
ーブ部を備えて構成することを特徴とする。
記スイッチ手段のオンタイミングを、該スイッチ手段を
含むフリップフロップのデータホールドを規定するシス
テムクロックのエッジタイミングから所定時間遅らせる
ことを特徴とする。又は、本発明の論理回路は、試験時
にシフトレジスタとして動作するスキャンパス用のフリ
ップフロップを含み、該フリップフロップは、エッジト
リガー型のマスタースレーブ・フリップフロップであ
り、かつ、ＣＫ端子に加えられたシステムクロックがＬ
レベルのときにオンする第１のトランスファゲートと、
ＡＣＫ端子に加えられたＡクロックがＬレベルのときに
オンする第２のトランスファゲートと、システムクロッ
クがＨレベルのときにオンする第３のトランスファゲー
トと、ＡクロックがＨレベルのときにオンする第４のト
ランスファゲートと、該第３及び第４のトランスファゲ
ートを介してループ接続された第１及び第２のインバー
タゲートとを有するマスター部、及び、ＢＣＫ端子に加
えられたＢクロックがＨレベルのときにオンする第５の
トランスファゲートと、システムクロックがＨレベルの
ときにオンする第６のトランスファゲートと、システム
クロックがＬレベルのときにオンする第７のトランスフ
ァゲートと、ＢクロックがＬレベルのときにオンする第
８のトランスファゲートと、該第７のトランスファゲー
ト又は該第８のトランスファゲートを介してループ接続
された第３及び第４のインバータゲートとを有するスレ
ーブ部を備えて構成することを特徴とする。
【００１３】本発明では、フリップフロップのマスター
部とスレーブ部との間、又は、スレーブ部とフリップフ
ロップ出力との間の信号伝達をオンオフするスイッチ手
段を設けたので、そのスイッチ手段のオンタイミング
を、クロック遅延Ｔｄに合わせて適正化することによ
り、具体的には、上記所定時間をクロック遅延よりも大
きくすることにより、前述のホールドエラー問題が確実
に回避される。
部とスレーブ部との間、又は、スレーブ部とフリップフ
ロップ出力との間の信号伝達をオンオフするスイッチ手
段を設けたので、そのスイッチ手段のオンタイミング
を、クロック遅延Ｔｄに合わせて適正化することによ
り、具体的には、上記所定時間をクロック遅延よりも大
きくすることにより、前述のホールドエラー問題が確実
に回避される。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１、図２は本発明に係る論理回路の
第１実施例を示す図である。なお、本実施例において、
従来技術（図９）と共通する構成要素には同一の符号を
付してある。
づいて説明する。図１、図２は本発明に係る論理回路の
第１実施例を示す図である。なお、本実施例において、
従来技術（図９）と共通する構成要素には同一の符号を
付してある。
【００１５】図１において、１０、１１はエッジトリガ
ー型のマスタースレーブ・フリップフロップである。こ
れらのフリップフロップ１０、１１は、ＣＫ端子に加え
られたシステムクロック（以下便宜的に「ＣＫ」で表
す）の立ち上がりエッジに同期してＤ端子の論理を取り
込むと共に、取り込んだ論理をＱ端子から出力する点
で、従来技術（図９参照）の前段ＦＦ２や後段ＦＦ４と
一致するが、新たな端子（以下「ＳＷ端子」）を備える
点、このＳＷ端子に加えられる信号（テスト時のホール
ドエラー防止信号；以下単に「ホールドエラー防止信
号」と言う。）がアクティブとなっている間、当該フリ
ップフロップのマスター部とスレーブ部との間（又は、
スレーブ部とフリップフロップ出力Ｑとの間）の信号伝
達を禁止する点で相違している。すなわち、本実施例の
フリップフロップ１０（又は１１）は、図２にその概略
構成図を示すように、マスター部１０ａとスレーブ部１
０ｂとの間に、ＳＷ端子の論理に応答してオンオフする
スイッチ手段１２を有している。又は、図３に示すよう
に、スレーブ部１０ｂとフリップフロップ出力Ｑとの間
に、ＳＷ端子の論理に応答してオンオフするスイッチ手
段１３を有している。
ー型のマスタースレーブ・フリップフロップである。こ
れらのフリップフロップ１０、１１は、ＣＫ端子に加え
られたシステムクロック（以下便宜的に「ＣＫ」で表
す）の立ち上がりエッジに同期してＤ端子の論理を取り
込むと共に、取り込んだ論理をＱ端子から出力する点
で、従来技術（図９参照）の前段ＦＦ２や後段ＦＦ４と
一致するが、新たな端子（以下「ＳＷ端子」）を備える
点、このＳＷ端子に加えられる信号（テスト時のホール
ドエラー防止信号；以下単に「ホールドエラー防止信
号」と言う。）がアクティブとなっている間、当該フリ
ップフロップのマスター部とスレーブ部との間（又は、
スレーブ部とフリップフロップ出力Ｑとの間）の信号伝
達を禁止する点で相違している。すなわち、本実施例の
フリップフロップ１０（又は１１）は、図２にその概略
構成図を示すように、マスター部１０ａとスレーブ部１
０ｂとの間に、ＳＷ端子の論理に応答してオンオフする
スイッチ手段１２を有している。又は、図３に示すよう
に、スレーブ部１０ｂとフリップフロップ出力Ｑとの間
に、ＳＷ端子の論理に応答してオンオフするスイッチ手
段１３を有している。
【００１６】このような構成において、今、ホールドエ
ラー防止信号をインアクティブ、すなわち、図２のスイ
ッチ手段１２（又は図３のスイッチ手段１３）をオンに
した状態（言い換えれば従来技術と同じ状態）で、シス
テムクロックを立ち上げると、組合せ回路５の前段に位
置するフリップフロップ（以下「前段ＦＦ」）１０に
は、そのときのＤ端子の論理がホールドされると共に、
その論理がＱ端子から出力される。同様に、組合せ回
路５の後段に位置するフリップフロップ（以下「後段Ｆ
Ｆ」）１１には、そのときからクロック遅延Ｔｄ後のＤ
端子の論理がホールドされると共に、その論理がＱ端子
から出力される。
ラー防止信号をインアクティブ、すなわち、図２のスイ
ッチ手段１２（又は図３のスイッチ手段１３）をオンに
した状態（言い換えれば従来技術と同じ状態）で、シス
テムクロックを立ち上げると、組合せ回路５の前段に位
置するフリップフロップ（以下「前段ＦＦ」）１０に
は、そのときのＤ端子の論理がホールドされると共に、
その論理がＱ端子から出力される。同様に、組合せ回
路５の後段に位置するフリップフロップ（以下「後段Ｆ
Ｆ」）１１には、そのときからクロック遅延Ｔｄ後のＤ
端子の論理がホールドされると共に、その論理がＱ端子
から出力される。
【００１７】ここで、スキャンシフト動作時における後
段ＦＦ１１のホールドデータに着目すると、このホール
ドデータは、前段ＦＦ１０の１クロック前のホールドデ
ータでなければならない。クロック遅延Ｔｄがゼロであ
れば、システムクロックの立ち上がりに応答して前段Ｆ
Ｆ１０から後段ＦＦ１１へとデータの転送が正しく行わ
れるから、ホールドエラーは生じないが、Ｔｄ＞０で、
かつ、Ｔｄが充分に大きい場合には、後段ＦＦ１１のホ
ールドタイミングがＴｄだけ遅れる結果、不本意なが
ら、後段ＦＦ１１に、前段ＦＦ１０の現在のデータがホ
ールドされてしまうという不都合を招くことがある。
段ＦＦ１１のホールドデータに着目すると、このホール
ドデータは、前段ＦＦ１０の１クロック前のホールドデ
ータでなければならない。クロック遅延Ｔｄがゼロであ
れば、システムクロックの立ち上がりに応答して前段Ｆ
Ｆ１０から後段ＦＦ１１へとデータの転送が正しく行わ
れるから、ホールドエラーは生じないが、Ｔｄ＞０で、
かつ、Ｔｄが充分に大きい場合には、後段ＦＦ１１のホ
ールドタイミングがＴｄだけ遅れる結果、不本意なが
ら、後段ＦＦ１１に、前段ＦＦ１０の現在のデータがホ
ールドされてしまうという不都合を招くことがある。
【００１８】そこで、本実施例では、ホールドエラー防
止信号のアクティブ期間を最適制御することにより、上
述のホールドエラー問題を回避する。すなわち、本実施
例では、ホールドエラー信号がアクティブである限り、
システムクロックを立ち上げても、前段ＦＦ１０のＱ出
力が更新されないという作用が得られるため、クロック
遅延Ｔｄによって後段ＦＦ１１のホールドタイミングが
遅れた場合でも、前段ＦＦ１０の更新前のデータをホー
ルドすることができ、上述のホールドエラー問題を確実
に回避できるという従来技術にはない特有の効果が得ら
れる。
止信号のアクティブ期間を最適制御することにより、上
述のホールドエラー問題を回避する。すなわち、本実施
例では、ホールドエラー信号がアクティブである限り、
システムクロックを立ち上げても、前段ＦＦ１０のＱ出
力が更新されないという作用が得られるため、クロック
遅延Ｔｄによって後段ＦＦ１１のホールドタイミングが
遅れた場合でも、前段ＦＦ１０の更新前のデータをホー
ルドすることができ、上述のホールドエラー問題を確実
に回避できるという従来技術にはない特有の効果が得ら
れる。
【００１９】図４〜図８は本発明に係る論理回路の第２
実施例を示す図である。図４において、２０、２１はエ
ッジトリガー型のマスタースレーブ・フリップフロップ
（以下「前段ＦＦ２０、後段ＦＦ２１」）、２２は組合
せ回路や順序回路（以下「組合せ回路」で代表する）、
２３は模式的に示すクロック遅延Ｔｄである。
実施例を示す図である。図４において、２０、２１はエ
ッジトリガー型のマスタースレーブ・フリップフロップ
（以下「前段ＦＦ２０、後段ＦＦ２１」）、２２は組合
せ回路や順序回路（以下「組合せ回路」で代表する）、
２３は模式的に示すクロック遅延Ｔｄである。
【００２０】図５は前段ＦＦ２０と後段ＦＦの共通構成
図である。ここでは、前段ＦＦ２０を例にする。前段Ｆ
Ｆ２０は、ＣＫ端子に加えられたシステムクロック（以
下便宜的に「ＣＫ」と言う）がＬレベルのときにオンす
る第１のトランスファゲート２０ａと、ＡＣＫ端子に加
えられたＡクロック（以下便宜的に「ＡＣＫ」と言う）
がＬレベルのときにオンする第２のトランスファゲート
２０ｂと、ＣＫがＨレベルのときにオンする第３のトラ
ンスファゲート２０ｃと、ＡＣＫがＨレベルのときにオ
ンする第４のトランスファゲート２０ｄと、該第３及び
第４のトランスファゲート２０ｃ、２０ｄを介してルー
プ接続された第１及び第２のインバータゲート２０ｅ、
２０ｆとを有するマスター部２０ｇ、ＢＣＫ端子に加え
られたＢクロック（以下便宜的に「ＢＣＫ」と言う）が
Ｈレベルのときにオンする第５のトランスファゲート２
０ｈと、ＣＫがＨレベルのときにオンする第６のトラン
スファゲート２０ｉと、ＣＫがＬレベルのときにオンす
る第７のトランスファゲート２０ｊと、ＢＣＫがＬレベ
ルのときにオンする第８のトランスファゲート２０ｋ
と、該第７のトランスファゲート２０ｊ又は該第８のト
ランスファゲート２０ｋを介してループ接続された第３
及び第４のインバータゲート２０ｍ、２０ｎとを有する
スレーブ部２０ｐ、及び、ＣＫの反転信号（ＸＣＫ）、
ＡＣＫの反転信号（ＸＡＣＫ）、並びに、ＢＣＫの反転
信号（ＢＣＫ）を生成するための第５〜第１０のインバ
ータゲート２０ｑ〜２０ｖを備えて構成する。
図である。ここでは、前段ＦＦ２０を例にする。前段Ｆ
Ｆ２０は、ＣＫ端子に加えられたシステムクロック（以
下便宜的に「ＣＫ」と言う）がＬレベルのときにオンす
る第１のトランスファゲート２０ａと、ＡＣＫ端子に加
えられたＡクロック（以下便宜的に「ＡＣＫ」と言う）
がＬレベルのときにオンする第２のトランスファゲート
２０ｂと、ＣＫがＨレベルのときにオンする第３のトラ
ンスファゲート２０ｃと、ＡＣＫがＨレベルのときにオ
ンする第４のトランスファゲート２０ｄと、該第３及び
第４のトランスファゲート２０ｃ、２０ｄを介してルー
プ接続された第１及び第２のインバータゲート２０ｅ、
２０ｆとを有するマスター部２０ｇ、ＢＣＫ端子に加え
られたＢクロック（以下便宜的に「ＢＣＫ」と言う）が
Ｈレベルのときにオンする第５のトランスファゲート２
０ｈと、ＣＫがＨレベルのときにオンする第６のトラン
スファゲート２０ｉと、ＣＫがＬレベルのときにオンす
る第７のトランスファゲート２０ｊと、ＢＣＫがＬレベ
ルのときにオンする第８のトランスファゲート２０ｋ
と、該第７のトランスファゲート２０ｊ又は該第８のト
ランスファゲート２０ｋを介してループ接続された第３
及び第４のインバータゲート２０ｍ、２０ｎとを有する
スレーブ部２０ｐ、及び、ＣＫの反転信号（ＸＣＫ）、
ＡＣＫの反転信号（ＸＡＣＫ）、並びに、ＢＣＫの反転
信号（ＢＣＫ）を生成するための第５〜第１０のインバ
ータゲート２０ｑ〜２０ｖを備えて構成する。
【００２１】図６は第１〜第８のトランスファゲート２
０ａ〜２０ｋを機械的なスイッチに見立てた図５の等価
回路図である。なお、各スイッチの接点の様子は、ＣＫ
及びＢＣＫがＬレベル、ＡＣＫがＨレベルのときの状態
を表している。図示の状態では、第１のトランスファゲ
ート２０ａ、第２のトランスファゲート２０ｂ、第７の
トランスファゲート２０ｊ及び第８のトランスファゲー
ト２０ｋがオンしている。
０ａ〜２０ｋを機械的なスイッチに見立てた図５の等価
回路図である。なお、各スイッチの接点の様子は、ＣＫ
及びＢＣＫがＬレベル、ＡＣＫがＨレベルのときの状態
を表している。図示の状態では、第１のトランスファゲ
ート２０ａ、第２のトランスファゲート２０ｂ、第７の
トランスファゲート２０ｊ及び第８のトランスファゲー
ト２０ｋがオンしている。
【００２２】このような構成において、マスター部２０
ｇとスレーブ部２０ｐとの間は、スイッチ手段として機
能する第５のトランスファゲート２０ｈによってオンオ
フ可能に接続されており、この第５のトランスファゲー
ト２０ｈは、ＢＣＫ（Ｂクロック）がＨレベルのときに
オン状態となる。したがって、ＢＣＫがＬレベルである
限り、ＣＫが立ち上がっても、Ｄ端子又はＳＩ端子の論
理がスレーブ部２０ｐへ伝達されないから、クロック遅
延Ｔｄに伴う後段ＦＦ２１のホールドエラーを回避でき
る。
ｇとスレーブ部２０ｐとの間は、スイッチ手段として機
能する第５のトランスファゲート２０ｈによってオンオ
フ可能に接続されており、この第５のトランスファゲー
ト２０ｈは、ＢＣＫ（Ｂクロック）がＨレベルのときに
オン状態となる。したがって、ＢＣＫがＬレベルである
限り、ＣＫが立ち上がっても、Ｄ端子又はＳＩ端子の論
理がスレーブ部２０ｐへ伝達されないから、クロック遅
延Ｔｄに伴う後段ＦＦ２１のホールドエラーを回避でき
る。
【００２３】図７は本実施例の動作波形図である。この
図において、ＣＫ(20)は前段ＦＦのＣＫ端子波形、ＢＣ
Ｋは前段ＦＦ２０及び後段ＦＦ２１のＢＣＫ端子波形
（すなわちＢクロック波形）、Ｑ(20)は前段ＦＦ２０の
Ｑ端子波形、Ｄ(21)は後段ＦＦ２１のＤ端子波形、ＣＫ
(21)は後段ＦＦ２１のＣＫ端子波形（但しＴｄ＞０）で
ある。
図において、ＣＫ(20)は前段ＦＦのＣＫ端子波形、ＢＣ
Ｋは前段ＦＦ２０及び後段ＦＦ２１のＢＣＫ端子波形
（すなわちＢクロック波形）、Ｑ(20)は前段ＦＦ２０の
Ｑ端子波形、Ｄ(21)は後段ＦＦ２１のＤ端子波形、ＣＫ
(21)は後段ＦＦ２１のＣＫ端子波形（但しＴｄ＞０）で
ある。
【００２４】ＢＣＫの立ち上がりタイミングを、ＣＫ
(20)の立ち上がりエッジから所定時間（Ａ；Ａ＞Ｔｄ）
後に設定する。時点ｔ0 でＣＫ(20)が立ち上がると、Ｑ
(20)は、少なくとも、時点ｔ0 から時間Ａを経過しなけ
れば、新たな論理（）に変化しない。したがって、Ｃ
Ｋ(21)がＴｄだけ遅れたとしても、その遅れ分が時間Ａ
以内であれば、ＣＫ(21)の立ち上がり時点ｔ1 における
Ｄ(21)は、必ず更新前の論理（）となるから、後段Ｆ
Ｆ２１のホールドエラー問題を確実に回避できる。
(20)の立ち上がりエッジから所定時間（Ａ；Ａ＞Ｔｄ）
後に設定する。時点ｔ0 でＣＫ(20)が立ち上がると、Ｑ
(20)は、少なくとも、時点ｔ0 から時間Ａを経過しなけ
れば、新たな論理（）に変化しない。したがって、Ｃ
Ｋ(21)がＴｄだけ遅れたとしても、その遅れ分が時間Ａ
以内であれば、ＣＫ(21)の立ち上がり時点ｔ1 における
Ｄ(21)は、必ず更新前の論理（）となるから、後段Ｆ
Ｆ２１のホールドエラー問題を確実に回避できる。
【００２５】なお、ＡＣＫはスキャンシフト動作時に、
ＳＩ端子の論理を取り込むための制御クロックである。
ＣＫ、ＡＣＫ及びＢＣＫは、図８の表に従って制御すれ
ばよい。通常動作時には、ＡＣＫとＢＣＫをＨレベル
（論理１）に固定する。この場合、ＳＩ端子の論理は無
視され、ＣＫの立ち上がりエッジにおけるＤ端子の論理
がＱ端子から出力される。システムクロック印加時に
は、ＡＣＫをＨレベル固定とし、ＣＫとＢＣＫをクロッ
クパルス（Ｐで表している）とする。この場合、ＳＩ端
子の論理は無視され、クロックパルスの周期でＤ端子の
論理がＱ端子から出力される。又は、スキャンシフト時
には、ＣＫをＨレベル固定とし、ＡＣＫとＢＣＫをクロ
ックパルスとする。この場合、Ｄ端子の論理は無視さ
れ、クロックパルスの周期でＳＩ端子の論理がＱ端子か
ら出力される。
ＳＩ端子の論理を取り込むための制御クロックである。
ＣＫ、ＡＣＫ及びＢＣＫは、図８の表に従って制御すれ
ばよい。通常動作時には、ＡＣＫとＢＣＫをＨレベル
（論理１）に固定する。この場合、ＳＩ端子の論理は無
視され、ＣＫの立ち上がりエッジにおけるＤ端子の論理
がＱ端子から出力される。システムクロック印加時に
は、ＡＣＫをＨレベル固定とし、ＣＫとＢＣＫをクロッ
クパルス（Ｐで表している）とする。この場合、ＳＩ端
子の論理は無視され、クロックパルスの周期でＤ端子の
論理がＱ端子から出力される。又は、スキャンシフト時
には、ＣＫをＨレベル固定とし、ＡＣＫとＢＣＫをクロ
ックパルスとする。この場合、Ｄ端子の論理は無視さ
れ、クロックパルスの周期でＳＩ端子の論理がＱ端子か
ら出力される。
【００２６】
【発明の効果】本発明によれば、フリップフロップのマ
スター部とスレーブ部との間、又は、スレーブ部とフリ
ップフロップ出力との間の信号伝達をオンオフするスイ
ッチ手段を設けたので、そのスイッチ手段のオンタイミ
ングを、クロック遅延Ｔｄに合わせて適正化するだけ
で、前述のホールドエラー問題を確実に回避できるとい
う、従来技術にはない有利な効果を奏することができ
る。
スター部とスレーブ部との間、又は、スレーブ部とフリ
ップフロップ出力との間の信号伝達をオンオフするスイ
ッチ手段を設けたので、そのスイッチ手段のオンタイミ
ングを、クロック遅延Ｔｄに合わせて適正化するだけ
で、前述のホールドエラー問題を確実に回避できるとい
う、従来技術にはない有利な効果を奏することができ
る。
【図１】第１実施例の構成図である。
【図２】第１実施例の前段ＦＦ１０（又は後段ＦＦ１
１）の構成図である。
１）の構成図である。
【図３】第１実施例の前段ＦＦ１０（又は後段ＦＦ１
１）の他の構成図である。
１）の他の構成図である。
【図４】第２実施例の構成図である。
【図５】第２実施例の前段ＦＦ２０（又は後段ＦＦ２
１）の回路図である。
１）の回路図である。
【図６】第２実施例の前段ＦＦ２０（又は後段ＦＦ２
１）の等価回路図である。
１）の等価回路図である。
【図７】第２実施例の動作波形図である。
【図８】第２実施例の信号制御表である。
【図９】従来例の構成図である。
【図１０】従来例の前段ＦＦ２（又は後段ＦＦ４）の回
路図である。
路図である。
【図１１】従来例の前段ＦＦ２（又は後段ＦＦ４）の等
価回路図である。
価回路図である。
【図１２】従来例の動作波形図である。
Ｑ：フリップフロップ出力 １０、１１：フリップフロップ １０ａ：マスター部 １０ｂ：スレーブ部 １２、１３：スイッチ手段 ２０、２１：フリップフロップ ２０ａ：第１のトランスファゲート ２０ｂ：第２のトランスファゲート ２０ｃ：第３のトランスファゲート ２０ｄ：第４のトランスファゲート ２０ｅ：第１のインバータゲート ２０ｆ：第２のインバータゲート ２０ｇ：マスター部 ２０ｈ：第５のトランスファゲート ２０ｉ：第６のトランスファゲート ２０ｊ：第７のトランスファゲート ２０ｋ：第８のトランスファゲート ２０ｍ：第３のインバータゲート ２０ｎ：第４のインバータゲート ２０ｐ：スレーブ部
Claims (3)
- 【請求項１】試験時にシフトレジスタとして動作するス
キャンパス用のフリップフロップを含み、該フリップフ
ロップは、エッジトリガー型のマスタースレーブ・フリ
ップフロップであり、かつ、そのマスター部とスレーブ
部との間、又は、スレーブ部とフリップフロップ出力と
の間の信号伝達をオンオフするスイッチ手段を備えるこ
とを特徴とする論理回路。 - 【請求項２】請求項１記載の論理回路のスイッチ手段の
オンタイミングを、該スイッチ手段を含むフリップフロ
ップのデータホールドを規定するシステムクロックのエ
ッジタイミングから所定時間遅らせることを特徴とする
論理回路の試験方法。 - 【請求項３】試験時にシフトレジスタとして動作するス
キャンパス用のフリップフロップを含み、該フリップフ
ロップは、エッジトリガー型のマスタースレーブ・フリ
ップフロップであり、かつ、ＣＫ端子に加えられたシス
テムクロックがＬレベルのときにオンする第１のトラン
スファゲートと、ＡＣＫ端子に加えられたＡクロックが
Ｌレベルのときにオンする第２のトランスファゲート
と、システムクロックがＨレベルのときにオンする第３
のトランスファゲートと、ＡクロックがＨレベルのとき
にオンする第４のトランスファゲートと、該第３及び第
４のトランスファゲートを介してループ接続された第１
及び第２のインバータゲートとを有するマスター部、及
び、ＢＣＫ端子に加えられたＢクロックがＨレベルのと
きにオンする第５のトランスファゲートと、システムク
ロックがＨレベルのときにオンする第６のトランスファ
ゲートと、システムクロックがＬレベルのときにオンす
る第７のトランスファゲートと、ＢクロックがＬレベル
のときにオンする第８のトランスファゲートと、該第７
のトランスファゲート又は該第８のトランスファゲート
を介してループ接続された第３及び第４のインバータゲ
ートとを有するスレーブ部を備えて構成することを特徴
とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230829A JPH0983307A (ja) | 1995-09-08 | 1995-09-08 | 論理回路及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230829A JPH0983307A (ja) | 1995-09-08 | 1995-09-08 | 論理回路及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983307A true JPH0983307A (ja) | 1997-03-28 |
Family
ID=16913936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230829A Withdrawn JPH0983307A (ja) | 1995-09-08 | 1995-09-08 | 論理回路及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124339B2 (en) | 2002-04-18 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
| KR20170115420A (ko) * | 2016-04-07 | 2017-10-17 | 삼성전자주식회사 | 멀티 비트 플립플롭들 |
-
1995
- 1995-09-08 JP JP7230829A patent/JPH0983307A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124339B2 (en) | 2002-04-18 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
| CN100380807C (zh) * | 2002-04-18 | 2008-04-09 | 松下电器产业株式会社 | 扫描路径电路和包括该扫描路径电路的半导体集成电路 |
| US7401279B2 (en) | 2002-04-18 | 2008-07-15 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
| KR20170115420A (ko) * | 2016-04-07 | 2017-10-17 | 삼성전자주식회사 | 멀티 비트 플립플롭들 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |