JPH09320290A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH09320290A JPH09320290A JP8138312A JP13831296A JPH09320290A JP H09320290 A JPH09320290 A JP H09320290A JP 8138312 A JP8138312 A JP 8138312A JP 13831296 A JP13831296 A JP 13831296A JP H09320290 A JPH09320290 A JP H09320290A
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- Japan
- Prior art keywords
- clock signal
- flip
- input terminal
- signal
- flops
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- Tests Of Electronic Circuits (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】クロックスキューが大きい場合であっても、シ
フト動作が正常に行なわれるシフトレジスタを提供す
る。 【解決手段】イネーブル信号が論理０にあるか論理１に
あるかに応じて、それぞれ、クロック信号をそのまま通
過させ、あるいはそのクロック信号の論理を反転して通
過させるクロック信号反転回路が内蔵されたフリップフ
ロップ１２、１４と、クロック信号反転回路をもたない
フリップフロップ１１、１３とを交互に接続してシフト
レジスタ１６を構成し、これにより隣り合うフリップフ
ロップに入力されるクロック信号の位相のずれ（クロッ
クスキュー）が大きい場合であっても正常なシフト動作
を行なうようにした。
フト動作が正常に行なわれるシフトレジスタを提供す
る。 【解決手段】イネーブル信号が論理０にあるか論理１に
あるかに応じて、それぞれ、クロック信号をそのまま通
過させ、あるいはそのクロック信号の論理を反転して通
過させるクロック信号反転回路が内蔵されたフリップフ
ロップ１２、１４と、クロック信号反転回路をもたない
フリップフロップ１１、１３とを交互に接続してシフト
レジスタ１６を構成し、これにより隣り合うフリップフ
ロップに入力されるクロック信号の位相のずれ（クロッ
クスキュー）が大きい場合であっても正常なシフト動作
を行なうようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
テスト容易化手法の１つであるスキャンパステストに用
いられる、スキャンパス回路を構成する際に好適なシフ
トレジスタに関する。
テスト容易化手法の１つであるスキャンパステストに用
いられる、スキャンパス回路を構成する際に好適なシフ
トレジスタに関する。
【０００２】
【従来の技術】従来より、半導体集積回路のテスト容易
化手法の１つとしてスキャンパス回路を用いた手法が知
られている。この手法は、フリップフロップを複数接続
したシフトレジスタを用いてスキャンパス回路を構成
し、このスキャンパス回路を制御して半導体集積回路の
テストを行なう手法である。
化手法の１つとしてスキャンパス回路を用いた手法が知
られている。この手法は、フリップフロップを複数接続
したシフトレジスタを用いてスキャンパス回路を構成
し、このスキャンパス回路を制御して半導体集積回路の
テストを行なう手法である。
【０００３】図３は、従来のシフトレジスタを用いたス
キャンパス回路を示す図である。図３に示すシフトレジ
スタ３６は４つのフリップフロップ３１，３２，３３，
３４から構成されている。これら４つのフリップフロッ
プ３１，３２，３３，３４のデータ信号入力端子Ｄは、
組合せ回路３５に接続されている。また、４つのフリッ
プフロップ３１，３２，３３，３４のイネーブル信号入
力端子ＴＥは互いに接続されている。また、４つのフリ
ップフロップ３１，３２，３３，３４のクロック信号入
力端子Ｃも互いに接続されている。さらに、フリップフ
ロップ３１，３２，３３の出力端子Ｑは、それぞれ、フ
リップフロップ３２，３３，３４のテスト信号入力端子
ＴＩおよび組み合わせ回路３５の入力に接続されてい
る。このように、４つのフリップフロップ３１，３２，
３３，３４が順次に接続されてシフレジスタ３６が構成
されている。
キャンパス回路を示す図である。図３に示すシフトレジ
スタ３６は４つのフリップフロップ３１，３２，３３，
３４から構成されている。これら４つのフリップフロッ
プ３１，３２，３３，３４のデータ信号入力端子Ｄは、
組合せ回路３５に接続されている。また、４つのフリッ
プフロップ３１，３２，３３，３４のイネーブル信号入
力端子ＴＥは互いに接続されている。また、４つのフリ
ップフロップ３１，３２，３３，３４のクロック信号入
力端子Ｃも互いに接続されている。さらに、フリップフ
ロップ３１，３２，３３の出力端子Ｑは、それぞれ、フ
リップフロップ３２，３３，３４のテスト信号入力端子
ＴＩおよび組み合わせ回路３５の入力に接続されてい
る。このように、４つのフリップフロップ３１，３２，
３３，３４が順次に接続されてシフレジスタ３６が構成
されている。
【０００４】４つのフリップフロップ３１，３２，３
３，３４のデータ信号入力端子Ｄには、組合せ回路３５
からのデータが入力される。また、フリップフロップ３
１のテスト信号入力端子ＴＩには、４つのフリップフロ
ップ３１，３２，３３，３４の初期化を行うためのスキ
ャン入力データＳｃａｎ−Ｉｎが入力される。また、４
つのフリップフロップ３１，３２，３３，３４それぞれ
のイネーブル信号入力端子ＴＥには、スキャンイネ−ブ
ル信号Ｓｃａｎ−Ｅｎが入力される。さらに、４つのフ
リップフロップ３１，３２，３３，３４のクロック信号
入力端子Ｃには、クロック信号ＣＬＫが入力される。
３，３４のデータ信号入力端子Ｄには、組合せ回路３５
からのデータが入力される。また、フリップフロップ３
１のテスト信号入力端子ＴＩには、４つのフリップフロ
ップ３１，３２，３３，３４の初期化を行うためのスキ
ャン入力データＳｃａｎ−Ｉｎが入力される。また、４
つのフリップフロップ３１，３２，３３，３４それぞれ
のイネーブル信号入力端子ＴＥには、スキャンイネ−ブ
ル信号Ｓｃａｎ−Ｅｎが入力される。さらに、４つのフ
リップフロップ３１，３２，３３，３４のクロック信号
入力端子Ｃには、クロック信号ＣＬＫが入力される。
【０００５】これら４つのフリップフロップ３１，３
２，３３，３４は、イネーブル信号入力端子ＴＥに入力
されるスキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理１
にあるときに、クロック信号入力端子Ｃにクロック信号
ＣＬＫが入力されると、そのクロック信号ＣＬＫの立上
りに同期して、各フリップフロップ３１，３２，３３，
３４のテスト信号入力端子ＴＩに入力されている信号が
取り込まれる。また、イネーブル信号入力端子ＴＥに入
力されるスキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理
０にあるときに、クロック信号入力端子端子Ｃにクロッ
ク信号ＣＬＫが入力されると、そのクロック信号ＣＬＫ
の立上りに同期して、データ信号入力端子Ｄに入力され
ている信号が取り込まれる。このように、これらフリッ
プフロップ３１，３２，３３，３４は、テスト信号入力
端子ＴＩから入力される信号とデータ信号入力端子Ｄか
ら入力される信号との２つの信号のうちの１つをスキャ
ンイネーブル信号の論理に応じて選択するマルチプレク
サを内蔵したマルチプレクサ内蔵型のフリップフロップ
である。このようなフリップフロップ３１，３２，３
３，３４を用いてシフトレジスタ３６を構成し、スキャ
ンパス回路が実現されている。
２，３３，３４は、イネーブル信号入力端子ＴＥに入力
されるスキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理１
にあるときに、クロック信号入力端子Ｃにクロック信号
ＣＬＫが入力されると、そのクロック信号ＣＬＫの立上
りに同期して、各フリップフロップ３１，３２，３３，
３４のテスト信号入力端子ＴＩに入力されている信号が
取り込まれる。また、イネーブル信号入力端子ＴＥに入
力されるスキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理
０にあるときに、クロック信号入力端子端子Ｃにクロッ
ク信号ＣＬＫが入力されると、そのクロック信号ＣＬＫ
の立上りに同期して、データ信号入力端子Ｄに入力され
ている信号が取り込まれる。このように、これらフリッ
プフロップ３１，３２，３３，３４は、テスト信号入力
端子ＴＩから入力される信号とデータ信号入力端子Ｄか
ら入力される信号との２つの信号のうちの１つをスキャ
ンイネーブル信号の論理に応じて選択するマルチプレク
サを内蔵したマルチプレクサ内蔵型のフリップフロップ
である。このようなフリップフロップ３１，３２，３
３，３４を用いてシフトレジスタ３６を構成し、スキャ
ンパス回路が実現されている。
【０００６】このスキャンパス回路による組合せ回路３
５のテストは、以下の（１）〜（３）の動作を繰返すこ
とにより行なわれる。 （１）先ず、４つのフリップフロップ３１，３２，３
３，３４のイネーブル信号入力端子ＴＥに入力されるス
キャンイネーブル信号Ｓｃａｎ−Ｅｎが論理１にあると
きに、クロック信号入力端子Ｃにクロック信号ＣＬＫが
入力される。すると、そのクロック信号ＣＬＫの立上り
に同期して、フリップフロップ３１にスキャン入力デー
タＳｃａｎ−Ｉｎが時系列的に順次取り込まれ、これら
フリップフロップ３１，３２，３３，３４に初期化デー
タがセットされる。
５のテストは、以下の（１）〜（３）の動作を繰返すこ
とにより行なわれる。 （１）先ず、４つのフリップフロップ３１，３２，３
３，３４のイネーブル信号入力端子ＴＥに入力されるス
キャンイネーブル信号Ｓｃａｎ−Ｅｎが論理１にあると
きに、クロック信号入力端子Ｃにクロック信号ＣＬＫが
入力される。すると、そのクロック信号ＣＬＫの立上り
に同期して、フリップフロップ３１にスキャン入力デー
タＳｃａｎ−Ｉｎが時系列的に順次取り込まれ、これら
フリップフロップ３１，３２，３３，３４に初期化デー
タがセットされる。
【０００７】（２）次に、イネーブル信号入力端子ＴＥ
に入力されているスキャンイネ−ブル信号Ｓｃａｎ−Ｅ
ｎが論理０に変化し、クロック信号入力端子Ｃにクロッ
ク信号ＣＬＫが入力されると、そのクロック信号ＣＬＫ
の立上りに同期して、４つのフリップフロップ３１，３
２，３３，３４それぞれに、組合わせ回路３５からのデ
ータ信号が取り込まれる。
に入力されているスキャンイネ−ブル信号Ｓｃａｎ−Ｅ
ｎが論理０に変化し、クロック信号入力端子Ｃにクロッ
ク信号ＣＬＫが入力されると、そのクロック信号ＣＬＫ
の立上りに同期して、４つのフリップフロップ３１，３
２，３３，３４それぞれに、組合わせ回路３５からのデ
ータ信号が取り込まれる。
【０００８】（３）次に、イネーブル信号入力端子ＴＥ
に入力されているスキャンイネーブル信号Ｓｃａｎ−Ｅ
ｎが再度論理１に変化し、クロック信号入力端子Ｃにク
ロック信号ＣＬＫが入力されると、そのクロック信号Ｃ
ＬＫの立上りに同期して、フリップフロップ３４の出力
端子Ｑから、（２）で取り込まれた組合せ回路３５から
のデータ信号がスキャン出力信号Ｓｃａｎ−Ｏｕｔとし
て時系列的に出力される。このスキャン出力信号Ｓｃａ
ｎ−Ｏｕｔを観測することにより組合せ回路３５の良否
を判定する。
に入力されているスキャンイネーブル信号Ｓｃａｎ−Ｅ
ｎが再度論理１に変化し、クロック信号入力端子Ｃにク
ロック信号ＣＬＫが入力されると、そのクロック信号Ｃ
ＬＫの立上りに同期して、フリップフロップ３４の出力
端子Ｑから、（２）で取り込まれた組合せ回路３５から
のデータ信号がスキャン出力信号Ｓｃａｎ−Ｏｕｔとし
て時系列的に出力される。このスキャン出力信号Ｓｃａ
ｎ−Ｏｕｔを観測することにより組合せ回路３５の良否
を判定する。
【０００９】
【発明が解決しようとする課題】ところが、上述したシ
フトレジスタ３６からなるスキャンパス回路では、クロ
ック信号線の引き回しやクロックツリーのバッファ段数
の違い等により、隣り合うフリップフロップに入力され
るクロック信号の位相のずれ（クロックスキュー）が大
きくなるとシフト動作が正常に行なわれず、スキャンパ
ス回路による正常なテストを行なうことができなくなる
という問題がある。
フトレジスタ３６からなるスキャンパス回路では、クロ
ック信号線の引き回しやクロックツリーのバッファ段数
の違い等により、隣り合うフリップフロップに入力され
るクロック信号の位相のずれ（クロックスキュー）が大
きくなるとシフト動作が正常に行なわれず、スキャンパ
ス回路による正常なテストを行なうことができなくなる
という問題がある。
【００１０】本発明は、上記事情に鑑み、クロックスキ
ューが大きい場合であってもシフト動作が正常におこな
われるシフトレジスタを提供することを目的とする。
ューが大きい場合であってもシフト動作が正常におこな
われるシフトレジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成する本発
明のシフトレジスタは、それぞれが、直列信号入力端子
と、並列信号入力端子と、出力端子と、上記直列信号入
力端子から入力される直列信号と上記並列信号入力端子
から入力される並列信号との２つの信号の中から内部に
取り込む信号を選択するイネーブル信号を入力するイネ
ーブル信号入力端子と、所定のクロック信号を入力する
クロック信号入力端子とを備え、前段の出力端子と次段
の直列信号入力端子とが順次に接続されてなる複数のフ
リップフロップからなり、上記イネーブル信号が所定の
第１の論理にあるときに上記クロック信号のパルスに同
期して各フリップフロップの並列信号入力端子から入力
される信号を各フリップフロップの内部に取り込むとと
もに、上記イネーブル信号が上記第１の論理とは異なる
第２の論理にあるときに上記クロック信号のパルスに同
期して各フリップフロップに取り込まれているデータを
シフトするシフトレジスタにおいて、上記複数のフリッ
プフロップのうち接続順に一つおきのフリップフロップ
が、上記イネーブル信号が上記第１の論理にあるかある
いは上記第２の論理にあるかに応じて、それぞれ、上記
クロック信号をそのまま通過させ、あるいはこのクロッ
ク信号の論理を反転して通過させるクロック信号反転回
路を備え、この一つおきのフリップフロップが、このク
ロック信号反転回路を通過したクロック信号により動作
するものであることを特徴とする。
明のシフトレジスタは、それぞれが、直列信号入力端子
と、並列信号入力端子と、出力端子と、上記直列信号入
力端子から入力される直列信号と上記並列信号入力端子
から入力される並列信号との２つの信号の中から内部に
取り込む信号を選択するイネーブル信号を入力するイネ
ーブル信号入力端子と、所定のクロック信号を入力する
クロック信号入力端子とを備え、前段の出力端子と次段
の直列信号入力端子とが順次に接続されてなる複数のフ
リップフロップからなり、上記イネーブル信号が所定の
第１の論理にあるときに上記クロック信号のパルスに同
期して各フリップフロップの並列信号入力端子から入力
される信号を各フリップフロップの内部に取り込むとと
もに、上記イネーブル信号が上記第１の論理とは異なる
第２の論理にあるときに上記クロック信号のパルスに同
期して各フリップフロップに取り込まれているデータを
シフトするシフトレジスタにおいて、上記複数のフリッ
プフロップのうち接続順に一つおきのフリップフロップ
が、上記イネーブル信号が上記第１の論理にあるかある
いは上記第２の論理にあるかに応じて、それぞれ、上記
クロック信号をそのまま通過させ、あるいはこのクロッ
ク信号の論理を反転して通過させるクロック信号反転回
路を備え、この一つおきのフリップフロップが、このク
ロック信号反転回路を通過したクロック信号により動作
するものであることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態につい
て説明する。図１は、本発明の一実施形態のシフトレジ
スタを用いたスキャンパス回路を示す図である。ここに
示すシフトレジスタ１６は、この図１に示された構成で
見る限りは図３に示す従来のシフトレジスタ３６と同様
であるが、このシフトレジスタ１６を構成する４つのフ
リップフロップ１１，１２，１３，１４のうち一つおき
の２つのフリップフロップ１２，１４の内部構成が従来
のものとは異なっている。
て説明する。図１は、本発明の一実施形態のシフトレジ
スタを用いたスキャンパス回路を示す図である。ここに
示すシフトレジスタ１６は、この図１に示された構成で
見る限りは図３に示す従来のシフトレジスタ３６と同様
であるが、このシフトレジスタ１６を構成する４つのフ
リップフロップ１１，１２，１３，１４のうち一つおき
の２つのフリップフロップ１２，１４の内部構成が従来
のものとは異なっている。
【００１３】図２は、図１に示すシフトレジスタを構成
する４つのフリップフロップ１１，１２，１３，１４の
うち、特徴的な構成を有する２つのフリップフロップ１
２，１４のうちの１つを示す図（ａ）と、そのフリップ
フロップに内蔵されるクロック信号反転回路を示す図
（ｂ）である。図２（ａ）に示すフリップフロップ２０
は、図１に示す組合せ回路１５からのデータが入力され
るデータ信号入力端子（本発明にいう並列信号入力端
子）Ｄと、初期化用のデータあるいは図１に示す組合せ
回路１５からの取り込み済のデータが入力されるテスト
信号入力端子（本発明にいう直列信号入力端子）ＴＩ
と、スキャンイネーブル信号Ｓｃａｎ−Ｅｎが入力され
るイネーブル信号入力端子ＴＥと、クロック信号ＣＬＫ
が入力されるクロック信号入力端子Ｃと、出力端子Ｑと
を備えており、さらに、このフリップフロップ２０は、
図２（ｂ）に示すクロック信号反転回路２１が内蔵され
ている。
する４つのフリップフロップ１１，１２，１３，１４の
うち、特徴的な構成を有する２つのフリップフロップ１
２，１４のうちの１つを示す図（ａ）と、そのフリップ
フロップに内蔵されるクロック信号反転回路を示す図
（ｂ）である。図２（ａ）に示すフリップフロップ２０
は、図１に示す組合せ回路１５からのデータが入力され
るデータ信号入力端子（本発明にいう並列信号入力端
子）Ｄと、初期化用のデータあるいは図１に示す組合せ
回路１５からの取り込み済のデータが入力されるテスト
信号入力端子（本発明にいう直列信号入力端子）ＴＩ
と、スキャンイネーブル信号Ｓｃａｎ−Ｅｎが入力され
るイネーブル信号入力端子ＴＥと、クロック信号ＣＬＫ
が入力されるクロック信号入力端子Ｃと、出力端子Ｑと
を備えており、さらに、このフリップフロップ２０は、
図２（ｂ）に示すクロック信号反転回路２１が内蔵され
ている。
【００１４】このクロック信号反転回路２１は２つのバ
ッファ２２，２３を備えている。バッファ２２は、出力
側がハイインピーダンス状態に保持されるモードと、入
力側の信号の極性を反転して出力側に伝達するモードと
に切り換えるスキャンイネーブル信号Ｓｃａｎ−Ｅｎが
入力される端子を有し、バッファ２３は、出力側がハイ
インピーダンス状態に保持されるモードと、入力側の信
号を出力側に伝達するモードとに切り換えるスキャンイ
ネーブル信号Ｓｃａｎ−Ｅｎが入力される端子を有して
いる。これら端子は互いに接続され、さらにイネーブル
信号入力端子ＴＥに接続されている。また、バッファ２
２，２３の入力側は互いに接続され、さらにクロック信
号入力端子Ｃに接続されている。また、２つのバッファ
２２，２３の出力側も互いに接続されている。
ッファ２２，２３を備えている。バッファ２２は、出力
側がハイインピーダンス状態に保持されるモードと、入
力側の信号の極性を反転して出力側に伝達するモードと
に切り換えるスキャンイネーブル信号Ｓｃａｎ−Ｅｎが
入力される端子を有し、バッファ２３は、出力側がハイ
インピーダンス状態に保持されるモードと、入力側の信
号を出力側に伝達するモードとに切り換えるスキャンイ
ネーブル信号Ｓｃａｎ−Ｅｎが入力される端子を有して
いる。これら端子は互いに接続され、さらにイネーブル
信号入力端子ＴＥに接続されている。また、バッファ２
２，２３の入力側は互いに接続され、さらにクロック信
号入力端子Ｃに接続されている。また、２つのバッファ
２２，２３の出力側も互いに接続されている。
【００１５】クロック信号反転回路２１は、イネーブル
信号入力端子ＴＥに入力されたキャンイネーブル信号Ｓ
ｃａｎ−Ｅｎが論理０にある状態で、クロック信号ＣＬ
Ｋが入力されると、スキャンイネーブル信号Ｓｃａｎ−
Ｅｎが論理０にあるので、バッファ２２の出力側はハイ
インピーダンス状態に保持されるモードになり、バッフ
ァ２３は入力側のクロック信号ＣＬＫを出力側に伝達す
るモードになる。このため、クロック信号ＣＬＫはその
ままバッファ２３の出力側に伝達され、クロック信号反
転回路２１をそのまま通過する。一方、クロック信号反
転回路２１のイネーブル信号入力端子ＴＥに入力される
スキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理１にある
状態で、クロック信号ＣＬＫが入力されると、スキャン
イネーブル信号Ｓｃａｎ−Ｅｎが論理１の状態にあるの
で、今度はバッファ２３の出力側がハイインピーダンス
状態に保持されるモードになり、バッファ２２は入力側
のクロック信号ＣＬＫの論理を反転して出力側に伝達す
るモードになる。このため、論理が反転したクロック信
号ＣＬＫがバッファ２２の出力側に伝達され、クロック
信号反転回路２１を通過する。
信号入力端子ＴＥに入力されたキャンイネーブル信号Ｓ
ｃａｎ−Ｅｎが論理０にある状態で、クロック信号ＣＬ
Ｋが入力されると、スキャンイネーブル信号Ｓｃａｎ−
Ｅｎが論理０にあるので、バッファ２２の出力側はハイ
インピーダンス状態に保持されるモードになり、バッフ
ァ２３は入力側のクロック信号ＣＬＫを出力側に伝達す
るモードになる。このため、クロック信号ＣＬＫはその
ままバッファ２３の出力側に伝達され、クロック信号反
転回路２１をそのまま通過する。一方、クロック信号反
転回路２１のイネーブル信号入力端子ＴＥに入力される
スキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理１にある
状態で、クロック信号ＣＬＫが入力されると、スキャン
イネーブル信号Ｓｃａｎ−Ｅｎが論理１の状態にあるの
で、今度はバッファ２３の出力側がハイインピーダンス
状態に保持されるモードになり、バッファ２２は入力側
のクロック信号ＣＬＫの論理を反転して出力側に伝達す
るモードになる。このため、論理が反転したクロック信
号ＣＬＫがバッファ２２の出力側に伝達され、クロック
信号反転回路２１を通過する。
【００１６】このようなクロック信号反転回路２１が内
蔵されたフリップフロップ２０では、イネーブル入力端
子ＴＥに入力されるスキャンイネーブル信号Ｓｃａｎ−
Ｅｎが論理１の状態にあるときに、クロック信号入力端
子Ｃにクロック信号ＣＬＫが入力されると、クロック信
号反転回路２１からは極性が反転したクロック信号が出
力されるので、その極性が反転したクロック信号の立上
りに同期して、すなわち、クロック信号入力端子Ｃに入
力されたときのクロック信号ＣＬＫの立下りに同期し
て、テスト信号入力端子ＴＩに入力された信号が取り込
まれる。また、イネーブル信号入力端子ＴＥに入力され
るスキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理０の状
態にあるときに、クロック信号入力端子Ｃにクロック信
号ＣＬＫが入力されると、クロック信号反転回路２１か
らはクロック信号入力端子Ｃに入力されたクロック信号
ＣＬＫがそのまま出力されるので、クロック信号ＣＬＫ
の立上りに同期して、データ信号入力端子Ｄに入力され
た信号が取り込まれる。
蔵されたフリップフロップ２０では、イネーブル入力端
子ＴＥに入力されるスキャンイネーブル信号Ｓｃａｎ−
Ｅｎが論理１の状態にあるときに、クロック信号入力端
子Ｃにクロック信号ＣＬＫが入力されると、クロック信
号反転回路２１からは極性が反転したクロック信号が出
力されるので、その極性が反転したクロック信号の立上
りに同期して、すなわち、クロック信号入力端子Ｃに入
力されたときのクロック信号ＣＬＫの立下りに同期し
て、テスト信号入力端子ＴＩに入力された信号が取り込
まれる。また、イネーブル信号入力端子ＴＥに入力され
るスキャンイネーブル信号Ｓｃａｎ−Ｅｎが論理０の状
態にあるときに、クロック信号入力端子Ｃにクロック信
号ＣＬＫが入力されると、クロック信号反転回路２１か
らはクロック信号入力端子Ｃに入力されたクロック信号
ＣＬＫがそのまま出力されるので、クロック信号ＣＬＫ
の立上りに同期して、データ信号入力端子Ｄに入力され
た信号が取り込まれる。
【００１７】フリップフロップ２０は、このようなクロ
ック信号反転回路２１を備えたマルチプレクサ内蔵型の
フリップフロップである。図１を参照して説明を続行す
る。図１に示すシフトレジスタ１６は４つのフリップフ
ロップ１１，１２，１３，１４から構成されている。
ック信号反転回路２１を備えたマルチプレクサ内蔵型の
フリップフロップである。図１を参照して説明を続行す
る。図１に示すシフトレジスタ１６は４つのフリップフ
ロップ１１，１２，１３，１４から構成されている。
【００１８】図１に示す４つのフリップフロップ１１，
１２，１３，１４のデータ信号入力端子Ｄは、組合せ回
路１５に接続されている。また、４つのフリップフロッ
プ１１，１２，１３，１４のイネーブル信号入力端子Ｔ
Ｅは互いに接続されている。また、フリップフロップ１
１，１２，１３，１４のクロック信号入力端子Ｃも互い
に接続されている。さらに、フリップフロップ１１，１
２，１３の出力端子Ｑはそれぞれ、フリップフロップ１
２，１３，１４のテスト信号入力端子ＴＩおよび組み合
わせ回路１５の入力に接続されている。４つのフリップ
フロップ１１，１２，１３，１４のうち２つのフリップ
フロップ１１，１３は、図３に示す従来のシフトレジス
タ３６に用いられているフリップフロップと同じ構成を
有するフリップフロップであり、残りの２つのフリップ
フロップ１２，１４は、上述したとおり、いずれも図２
（ａ）に示すフリップフロップ２０と同一の構成のフリ
ップフロップである。このように、クロック信号反転回
路をもたないフリップフロップと図２（ｂ）に示すクロ
ック信号反転回路２１が内蔵されたフリップフロップと
を交互に接続することにより本発明の一実施形態のシフ
トレジスタ１６を構成し、そのシフトレジスタ１６によ
りスキャンパス回路が実現されている。
１２，１３，１４のデータ信号入力端子Ｄは、組合せ回
路１５に接続されている。また、４つのフリップフロッ
プ１１，１２，１３，１４のイネーブル信号入力端子Ｔ
Ｅは互いに接続されている。また、フリップフロップ１
１，１２，１３，１４のクロック信号入力端子Ｃも互い
に接続されている。さらに、フリップフロップ１１，１
２，１３の出力端子Ｑはそれぞれ、フリップフロップ１
２，１３，１４のテスト信号入力端子ＴＩおよび組み合
わせ回路１５の入力に接続されている。４つのフリップ
フロップ１１，１２，１３，１４のうち２つのフリップ
フロップ１１，１３は、図３に示す従来のシフトレジス
タ３６に用いられているフリップフロップと同じ構成を
有するフリップフロップであり、残りの２つのフリップ
フロップ１２，１４は、上述したとおり、いずれも図２
（ａ）に示すフリップフロップ２０と同一の構成のフリ
ップフロップである。このように、クロック信号反転回
路をもたないフリップフロップと図２（ｂ）に示すクロ
ック信号反転回路２１が内蔵されたフリップフロップと
を交互に接続することにより本発明の一実施形態のシフ
トレジスタ１６を構成し、そのシフトレジスタ１６によ
りスキャンパス回路が実現されている。
【００１９】このスキャンパス回路による組合せ回路１
５のテストは、以下の（１）〜（３）の動作を繰返すこ
とにより行なわれる。 （１）先ず、４つのフリップフロップ１１，１２，１
３，１４のイネーブル入力端子ＴＥに入力されるスキャ
ンイネーブル信号Ｓｃａｎ−Ｅｎが論理１にあるとき
に、クロック信号入力端子Ｃにクロック信号ＣＬＫが入
力されると、クロック信号ＣＬＫに同期して、フリップ
フロップ１１，１２，１３，１４にスキャン入力データ
Ｓｃａｎ−Ｉｎが時系列的に順次取り込まれ、これらフ
リップフロップ１１，１２，１３，１４に初期化データ
がセットされる。ここで、クロック信号反転回路をもた
ないフリップフロップ１１，１３では、クロック信号Ｃ
ＬＫの立上りに同期して、初期化データが取り込まれ、
図２（ｂ）に示すようなクロック信号反転回路が内蔵さ
れたフリップフロップ１２，１４では、そのクロック信
号反転回路で反転されたクロック信号ＣＬＫの立上り
（即ち、クロック信号入力端子Ｃに入力されたクロック
信号ＣＬＫの立下り）に同期して、初期化データが取り
込まれる。
５のテストは、以下の（１）〜（３）の動作を繰返すこ
とにより行なわれる。 （１）先ず、４つのフリップフロップ１１，１２，１
３，１４のイネーブル入力端子ＴＥに入力されるスキャ
ンイネーブル信号Ｓｃａｎ−Ｅｎが論理１にあるとき
に、クロック信号入力端子Ｃにクロック信号ＣＬＫが入
力されると、クロック信号ＣＬＫに同期して、フリップ
フロップ１１，１２，１３，１４にスキャン入力データ
Ｓｃａｎ−Ｉｎが時系列的に順次取り込まれ、これらフ
リップフロップ１１，１２，１３，１４に初期化データ
がセットされる。ここで、クロック信号反転回路をもた
ないフリップフロップ１１，１３では、クロック信号Ｃ
ＬＫの立上りに同期して、初期化データが取り込まれ、
図２（ｂ）に示すようなクロック信号反転回路が内蔵さ
れたフリップフロップ１２，１４では、そのクロック信
号反転回路で反転されたクロック信号ＣＬＫの立上り
（即ち、クロック信号入力端子Ｃに入力されたクロック
信号ＣＬＫの立下り）に同期して、初期化データが取り
込まれる。
【００２０】（２）次に、イネーブル信号入力端子ＴＥ
に入力されているスキャンイネ−ブル信号Ｓｃａｎ−Ｅ
ｎが論理０に変化し、クロック信号入力端子Ｃにクロッ
ク信号ＣＬＫが入力されると、そのクロック信号ＣＬＫ
に同期して、４つのフリップフロップ１１，１２，１
３，１４それぞれに、組合わせ回路１５からのデータ信
号が取り込まれる。ここで、クロック信号反転回路をも
たないフリップフロップ１１，１３では、クロック信号
ＣＬＫの立上りに同期して組合わせ回路１５からのデー
タ信号が取り込まれ、またクロック信号反転回路が内蔵
されたフリップフロップ１２，１４では、そのクロック
信号反転回路でそのまま通過されたクロック信号ＣＬＫ
の立上り（即ち、クロック信号入力端子Ｃに入力された
クロック信号ＣＬＫの立上り）に同期して、組合わせ回
路１５からのデータ信号が取り込まれる。
に入力されているスキャンイネ−ブル信号Ｓｃａｎ−Ｅ
ｎが論理０に変化し、クロック信号入力端子Ｃにクロッ
ク信号ＣＬＫが入力されると、そのクロック信号ＣＬＫ
に同期して、４つのフリップフロップ１１，１２，１
３，１４それぞれに、組合わせ回路１５からのデータ信
号が取り込まれる。ここで、クロック信号反転回路をも
たないフリップフロップ１１，１３では、クロック信号
ＣＬＫの立上りに同期して組合わせ回路１５からのデー
タ信号が取り込まれ、またクロック信号反転回路が内蔵
されたフリップフロップ１２，１４では、そのクロック
信号反転回路でそのまま通過されたクロック信号ＣＬＫ
の立上り（即ち、クロック信号入力端子Ｃに入力された
クロック信号ＣＬＫの立上り）に同期して、組合わせ回
路１５からのデータ信号が取り込まれる。
【００２１】（３）次に、イネーブル信号入力端子ＴＥ
に入力されているスキャンイネーブル信号Ｓｃａｎ−Ｅ
ｎが再度論理１に変化し、クロック信号入力端子Ｃにク
ロック信号ＣＬＫが入力される。すると、クロック信号
反転回路をもたないフリップフロップ１１，１３では、
それぞれ、クロック信号ＣＬＫの立上りに同期して、ス
キャン入力データＳｃａｎ−Ｉｎ，フリップフロップ１
１の出力端子Ｑからのデータ信号が取り込まれる。一
方、クロック信号反転回路が内蔵されたフリップフロッ
プ１２，１４では、そのクロック信号反転回路で反転さ
れたクロック信号ＣＬＫの立上り（即ち、クロック信号
入力端子Ｃに入力されたクロック信号ＣＬＫの立下り）
に同期して、フリップフロップ１１，１３の出力端子Ｑ
からのデータ信号が取り込まれる。ここで、フリップフ
ロップ１４から出力されたデータ信号、即ちスキャン出
力信号Ｓｃａｎ−Ｏｕｔを観測することにより組合せ回
路１５の良否を判定する。
に入力されているスキャンイネーブル信号Ｓｃａｎ−Ｅ
ｎが再度論理１に変化し、クロック信号入力端子Ｃにク
ロック信号ＣＬＫが入力される。すると、クロック信号
反転回路をもたないフリップフロップ１１，１３では、
それぞれ、クロック信号ＣＬＫの立上りに同期して、ス
キャン入力データＳｃａｎ−Ｉｎ，フリップフロップ１
１の出力端子Ｑからのデータ信号が取り込まれる。一
方、クロック信号反転回路が内蔵されたフリップフロッ
プ１２，１４では、そのクロック信号反転回路で反転さ
れたクロック信号ＣＬＫの立上り（即ち、クロック信号
入力端子Ｃに入力されたクロック信号ＣＬＫの立下り）
に同期して、フリップフロップ１１，１３の出力端子Ｑ
からのデータ信号が取り込まれる。ここで、フリップフ
ロップ１４から出力されたデータ信号、即ちスキャン出
力信号Ｓｃａｎ−Ｏｕｔを観測することにより組合せ回
路１５の良否を判定する。
【００２２】このように本発明の一実施形態のシフトレ
ジスタ１６では、クロック信号反転回路をもたないフリ
ップフロップと、図２（ｂ）に示すようなクロック信号
反転回路が内蔵されたフリップフロップとが交互に接続
されており、隣り合うフリップフロップは互いに異なる
クロックエッジにより動作するため、クロックスキュー
が大きくなってもシフトレジスタの誤動作を確実に防止
することができる。
ジスタ１６では、クロック信号反転回路をもたないフリ
ップフロップと、図２（ｂ）に示すようなクロック信号
反転回路が内蔵されたフリップフロップとが交互に接続
されており、隣り合うフリップフロップは互いに異なる
クロックエッジにより動作するため、クロックスキュー
が大きくなってもシフトレジスタの誤動作を確実に防止
することができる。
【００２３】また本発明の一実施形態のシフトレジスタ
１６では、シフト動作にあたり、クロック信号反転回路
が内蔵されたフリップフロップにより、クロック信号の
極性を反転させているので、このシフトレジスタ１６の
シフト動作に必要なクロックサイクル数は、従来のシフ
トレジスタ３６のシフト動作に必要なクロックサイクル
数と比較して半分で済む。
１６では、シフト動作にあたり、クロック信号反転回路
が内蔵されたフリップフロップにより、クロック信号の
極性を反転させているので、このシフトレジスタ１６の
シフト動作に必要なクロックサイクル数は、従来のシフ
トレジスタ３６のシフト動作に必要なクロックサイクル
数と比較して半分で済む。
【００２４】さらに本発明の一実施形態のシフトレジス
タ１６では、従来のシフトレジスタの、クロック信号反
転回路をもたないフリップフロップを、図２（ｂ）に示
すようなクロック信号反転回路を備えたフリップフロッ
プに入れ換えるだけで済むため、配線等の修正を行うこ
ともなく、ＡＴＰＧに使用されるのツールにも容易に本
実施形態のシフトレジスタを適用することができる。
タ１６では、従来のシフトレジスタの、クロック信号反
転回路をもたないフリップフロップを、図２（ｂ）に示
すようなクロック信号反転回路を備えたフリップフロッ
プに入れ換えるだけで済むため、配線等の修正を行うこ
ともなく、ＡＴＰＧに使用されるのツールにも容易に本
実施形態のシフトレジスタを適用することができる。
【００２５】
【発明の効果】以上説明したように、本発明のシフトレ
ジスタは、クロックスキューが大きい場合であってもシ
フト動作が正常におこなわれるとともに、シフト動作に
必要なクロックサイクル数が、従来のシフトレジスタの
シフト動作に必要なクロックサイクル数の半分で済むと
いう効果がある。
ジスタは、クロックスキューが大きい場合であってもシ
フト動作が正常におこなわれるとともに、シフト動作に
必要なクロックサイクル数が、従来のシフトレジスタの
シフト動作に必要なクロックサイクル数の半分で済むと
いう効果がある。
【図１】本発明の一実施形態のシフトレジスタを用いた
スキャンパス回路を示す図である。
スキャンパス回路を示す図である。
【図２】図１に示すシフトレジスタを構成する４つのフ
リップフロップ１１，１２，１３，１４のうち、特徴的
な構成を有する２つのフリップフロップ１２，１４のう
ちの１つを示す図（ａ）と、そのフリップフロップに内
蔵されるクロック信号反転回路を示す図（ｂ）である。
リップフロップ１１，１２，１３，１４のうち、特徴的
な構成を有する２つのフリップフロップ１２，１４のう
ちの１つを示す図（ａ）と、そのフリップフロップに内
蔵されるクロック信号反転回路を示す図（ｂ）である。
【図３】従来のシフトレジスタを用いたスキャンパス回
路を示す図である。
路を示す図である。
１１，１２，１３，１４，２０ フリップフロップ １５ 組合せ回路 ２１ クロック信号反転回路 ２２，２３ バッファ
Claims (1)
- 【請求項１】 それぞれが、直列信号入力端子と、並列
信号入力端子と、出力端子と、前記直列信号入力端子か
ら入力される直列信号と前記並列信号入力端子から入力
される並列信号との２つの信号の中から内部に取り込む
信号を選択するイネーブル信号を入力するイネーブル信
号入力端子と、所定のクロック信号を入力するクロック
信号入力端子とを備え、前段の出力端子と次段の直列信
号入力端子とが順次に接続されてなる複数のフリップフ
ロップからなり、前記イネーブル信号が所定の第１の論
理にあるときに前記クロック信号のパルスに同期して各
フリップフロップの並列信号入力端子から入力される信
号を該各フリップフロップの内部に取り込むとともに、
前記イネーブル信号が前記第１の論理とは異なる第２の
論理にあるときに前記クロック信号のパルスに同期して
各フリップフロップに取り込まれているデータをシフト
するシフトレジスタにおいて、 前記複数のフリップフロップのうち接続順に一つおきの
フリップフロップが、前記イネーブル信号が前記第１の
論理にあるかあるいは前記第２の論理にあるかに応じ
て、それぞれ、前記クロック信号をそのまま通過させ、
あるいは該クロック信号の論理を反転して通過させるク
ロック信号反転回路を備え、該一つおきのフリップフロ
ップが該クロック信号反転回路を通過したクロック信号
により動作するものであることを特徴とするシフトレジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138312A JPH09320290A (ja) | 1996-05-31 | 1996-05-31 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138312A JPH09320290A (ja) | 1996-05-31 | 1996-05-31 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320290A true JPH09320290A (ja) | 1997-12-12 |
Family
ID=15218953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138312A Withdrawn JPH09320290A (ja) | 1996-05-31 | 1996-05-31 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124339B2 (en) | 2002-04-18 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
| US8402329B2 (en) | 2009-06-16 | 2013-03-19 | Renesas Electronics Corporation | Scan test circuit, and method and program for designing same |
-
1996
- 1996-05-31 JP JP8138312A patent/JPH09320290A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124339B2 (en) | 2002-04-18 | 2006-10-17 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
| CN100380807C (zh) * | 2002-04-18 | 2008-04-09 | 松下电器产业株式会社 | 扫描路径电路和包括该扫描路径电路的半导体集成电路 |
| US7401279B2 (en) | 2002-04-18 | 2008-07-15 | Matsushita Electric Industrial Co., Ltd. | Scan path circuit and semiconductor integrated circuit comprising the scan path circuit |
| US8402329B2 (en) | 2009-06-16 | 2013-03-19 | Renesas Electronics Corporation | Scan test circuit, and method and program for designing same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |