JP3328160B2 - 論理集積回路のテスト装置 - Google Patents
論理集積回路のテスト装置Info
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- JP3328160B2 JP3328160B2 JP11815397A JP11815397A JP3328160B2 JP 3328160 B2 JP3328160 B2 JP 3328160B2 JP 11815397 A JP11815397 A JP 11815397A JP 11815397 A JP11815397 A JP 11815397A JP 3328160 B2 JP3328160 B2 JP 3328160B2
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Description
【０００１】
【発明の属する技術分野】本発明は、大規模論理集積回
路に関し、特に該大規模論理集積回路のスキャンパスを
用いたテスト装置に関する。
路に関し、特に該大規模論理集積回路のスキャンパスを
用いたテスト装置に関する。
【０００２】
【従来の技術】大規模論理集積回路の内部の順序回路
は、組合せ回路に比べてテストが困難であるため、従来
から種々のテスト容易化設計を盛り込んだ論理設計が行
われている。その中でも、順序回路中のＦ／Ｆ（フリッ
プフロップ）に対して、外部端子から直接にデータを印
加または観測を可能にするスキャンパス回路は、広く用
いられている。
は、組合せ回路に比べてテストが困難であるため、従来
から種々のテスト容易化設計を盛り込んだ論理設計が行
われている。その中でも、順序回路中のＦ／Ｆ（フリッ
プフロップ）に対して、外部端子から直接にデータを印
加または観測を可能にするスキャンパス回路は、広く用
いられている。
【０００３】複数の位相の異なるクロック（即ち、多相
クロック）で動作可能な大規模集積回路に関してスキャ
ンパスを設計する際は、通常、スキャンクロックを１つ
にまとめるような付加回路を追加する方法を採ってい
る。
クロック）で動作可能な大規模集積回路に関してスキャ
ンパスを設計する際は、通常、スキャンクロックを１つ
にまとめるような付加回路を追加する方法を採ってい
る。
【０００４】遅延制約や面積制約などで付加回路を追加
できない場合は、複数のクロックのうち一番動作させる
Ｆ／Ｆ数が多いクロックや、あるいは故障検出しにくい
Ｆ／Ｆを動作させるクロックに対してテスト容易化のた
めのスキャンパスを設計するといった制約が課されてし
まう。
できない場合は、複数のクロックのうち一番動作させる
Ｆ／Ｆ数が多いクロックや、あるいは故障検出しにくい
Ｆ／Ｆを動作させるクロックに対してテスト容易化のた
めのスキャンパスを設計するといった制約が課されてし
まう。
【０００５】特開平６−６６８９７号公報では、多相ク
ロックを扱えるスキャンパスにおいてクロックスキュー
の問題がなく、全てのクロック信号のテストが可能な論
理集積回路に関して記載されている。当該論理回路では
スキャンテストにおいて通常論理動作で使用するクロッ
クとは別に、専用のテストクロックとラッチ回路を組み
合わせて多相クロックを有した論理集積回路をテストす
るというものである。
ロックを扱えるスキャンパスにおいてクロックスキュー
の問題がなく、全てのクロック信号のテストが可能な論
理集積回路に関して記載されている。当該論理回路では
スキャンテストにおいて通常論理動作で使用するクロッ
クとは別に、専用のテストクロックとラッチ回路を組み
合わせて多相クロックを有した論理集積回路をテストす
るというものである。
【０００６】
【発明が解決しようとする課題】多相クロックで設計し
ている論理集積回路をスキャンパスを利用してテストす
る際、クロックスキューの調整やホールド保証を容易に
するために、上述したように専用の付加回路を追加して
対処する方式が提案されているが、この方式によれば、
専用の付加回路の遅延オーバーへッドや面積オーバーへ
ッドに対する設計負担が大きく、高速動作を要求する論
理回路については採用が困難であるといった問題があ
る。
ている論理集積回路をスキャンパスを利用してテストす
る際、クロックスキューの調整やホールド保証を容易に
するために、上述したように専用の付加回路を追加して
対処する方式が提案されているが、この方式によれば、
専用の付加回路の遅延オーバーへッドや面積オーバーへ
ッドに対する設計負担が大きく、高速動作を要求する論
理回路については採用が困難であるといった問題があ
る。
【０００７】それ故、本発明の課題は、テストを遅延オ
ーバーヘッド及び面積オーバーヘッドが減少された状態
で容易に行うことができる論理集積回路のテスト装置を
提供することにある。
ーバーヘッド及び面積オーバーヘッドが減少された状態
で容易に行うことができる論理集積回路のテスト装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、第１及
び第２のフリップフロップ（５及び４）を有する論理集
積回路のテストを行うテスト装置において、前記論理集
積回路に設けられ、第１及び第２のクロック入力ピン
（ＣＬＫ１及びＣＬＫ２）と、前記論理集積回路に設け
られ、ノ一マル動作モードでは前記第１及び前記第２の
クロック入力ピンを前記第１及び前記第２のフリップフ
ロップのクロック入力端子にそれぞれ接続し、テスト動
作モードでは前記第１のクロック入力ピンを前記第１及
び前記第２のフリップフロップのクロック入力端子に接
続するクロック入力ピン切替回路（１及びＳＭＣ）と、
ノ一マル動作モードでは前記第１及び前記第２のクロッ
ク入力ピンに互に位相の異なる第１及び第２のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
１のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、前記論理集積回路に設けられ、
テスト動作モードにおいて前記第１及び前記第２のフリ
ップフロップの前記クロック入力端子に供給される前記
スキャン用クロックパルス列で前記第１及び前記第２の
フリップフロップにデータのスキャン動作を行わせるス
キャンパス回路（ＳＩＮ〜ＳＯＴ）とを有し、前記テス
ト手段は、第１のテストサイクルにおいて前記テスト動
作モードとして前記第１のクロック入力ピンに前記スキ
ャン用クロックパルス列を供給し、これによって前記第
１及び前記第２のフリップフロップの前記クロック入力
端子に前記スキャン用クロックパルス列を供給すると共
に、前記スキャン用クロックパルス列で前記第１及び前
記第２のフリップフロップにデータをスキャンインすべ
く前記スキャンパス回路を制御する第１のテスト手段
と、前記第１のテストサイクルに続く第２のテストサイ
クルにおいては前記ノーマル動作モードとして、前記第
１のクロック入力ピンに前記第２のテストサイクルの期
間よりも短いパルス幅を有する前記第１のクロックパル
スを供給し、これによって前記第１のフリップフロップ
の前記クロック入力端子に前記第１のクロックパルスを
供給すると共に、前記第２のテストサイクル内におい
て、前記第１のクロックパルスに続いて、前記第２のク
ロック入力ピンに前記第２のテストサイクルの期間より
も短いパルス幅を有する前記第２のクロックパルスを供
給し、これによって前記第２のフリップフロップの前記
クロック入力端子に前記第２のクロックパルスを供給す
る第２のテスト手段と、前記第２のテストサイクルに続
く第３のテストサイクルにおいては前記テスト動作モー
ドとして前記第１のクロック入力ピンに前記スキャン用
クロックパルス列を供給し、これによって前記第１及び
前記第２のフリップフロップの前記クロック入力端子に
前記スキャン用クロックパルス列を供給すると共に、前
記スキャン用クロックパルス列で前記第１及び前記第２
のフリップフロップのデータをスキャンアウトすべく前
記スキャンパス回路を制御する第３のテスト手段とを有
し、前記第１、前記第２、及び前記第３のテスト手段の
順次動作を、前記論理集積回路内の故障が見つかるまで
繰り返すことを特徴とする論理集積回路のテスト装置が
得られる。なお、前記テスト手段は、第１のテストサイ
クルにおいて前記テスト動作モードとして前記第１のク
ロック入力ピンに前記スキャン用クロックパルス列を供
給し、これによって前記第１及び前記第２のフリップフ
ロップの前記クロック入力端子に前記スキャン用クロッ
クパルス列を供給すると共に、前記スキャン用クロック
パルス列で前記第１及び前記第２のフリップフロップに
データをスキャンインすべく前記スキャンパス回路を制
御する第１のテスト手段と、前記第１のテストサイクル
に続く第２のテストサイクルにおいては前記ノーマル動
作モードとして、前記第１のクロック入力ピンに前記第
２のテストサイクルの期間よりも短いパルス幅を有する
前記第１のクロックパルスを供給し、これによって前記
第１のフリップフロップの前記クロック入力端子に前記
第１のクロックパルスを供給すると共に、前記第２のテ
ストサイクルに続く第３のテストサイクルにおいても前
記ノーマル動作モードとして、前記第２のクロック入力
ピンに前記第３のテストサイクルの期間よりも短いパル
ス幅を有する前記第２のクロックパルスを供給し、これ
によって前記第２のフリップフロップの前記クロック入
力端子に前記第２のクロックパルスを供給する第２のテ
スト手段と、前記第３のテストサイクルに続く第４のテ
ストサイクルにおいては前記テスト動作モードとして前
記第１のクロック入力ピンに前記スキャン用クロックパ
ルス列を供給し、これによって前記第１及び前記第２の
フリップフロップの前記クロック入力端子に前記スキャ
ン用クロックパルス列を供給すると共に、前記スキャン
用クロックパルス列で前記第１及び前記第２のフリップ
フロップのデータをスキャンアウトすべく前記スキャン
パス回路を制御する第３のテスト手段とを有するもので
あっても良い。また、前記テスト手段は、第１のテスト
サイクルにおいて前記テスト動作モードとして前記第１
のクロック入力ピンに前記スキャン用クロックパルス列
を供給し、これによって前記第１及び前記第２のフリッ
プフロップの前記クロック入力端子に前記スキャン用ク
ロックパルス列を供給すると共に、前記スキャン用クロ
ックパルス列で前記第１及び前記第２のフリップフロッ
プにデータをスキャンインすべく前記スキャンパス回路
を制御する第１のテスト手段と、前記第１のテストサイ
クルに続く第２のテストサイクルにおいては前記ノーマ
ル動作モードとして、前記第１のクロック入力ピンに前
記第２のテストサイクルの期間よりも短いパルス幅を有
する前記第１のクロックパルスを供給し、これによって
前記第１のフリップフロップの前記クロック入力端子に
前記第１のクロックパルスを供給すると共に、前記第２
のテストサイクルに続く第３のテストサイクルにおいて
は前記ノーマル動作モードとして、前記第２のクロック
入力ピンに前記第３のテストサイクルの期間に等しいパ
ルス幅を有する前記第２のクロックパルスを供給し、こ
れによって前記第２のフリップフロップの前記クロック
入力端子に前記第２のクロックパルスを供給する第２の
テスト手段と、前記第３のテストサイクルに続く第４の
テストサイクルにおいては前記テスト動作モードとして
前記第１のクロック入力ピンに前記スキャン用クロック
パルス列を供給し、これによって前記第１及び前記第２
のフリップフロップの前記クロック入力端子に前記スキ
ャン用クロックパルス列を供給すると共に、前記スキャ
ン用クロックパルス列で前記第１及び前記第２のフリッ
プフロップのデータをスキャンアウトすべく前記スキャ
ンパス回路を制御する第３のテスト手段とを有するもの
であっても良い。
び第２のフリップフロップ（５及び４）を有する論理集
積回路のテストを行うテスト装置において、前記論理集
積回路に設けられ、第１及び第２のクロック入力ピン
（ＣＬＫ１及びＣＬＫ２）と、前記論理集積回路に設け
られ、ノ一マル動作モードでは前記第１及び前記第２の
クロック入力ピンを前記第１及び前記第２のフリップフ
ロップのクロック入力端子にそれぞれ接続し、テスト動
作モードでは前記第１のクロック入力ピンを前記第１及
び前記第２のフリップフロップのクロック入力端子に接
続するクロック入力ピン切替回路（１及びＳＭＣ）と、
ノ一マル動作モードでは前記第１及び前記第２のクロッ
ク入力ピンに互に位相の異なる第１及び第２のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
１のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、前記論理集積回路に設けられ、
テスト動作モードにおいて前記第１及び前記第２のフリ
ップフロップの前記クロック入力端子に供給される前記
スキャン用クロックパルス列で前記第１及び前記第２の
フリップフロップにデータのスキャン動作を行わせるス
キャンパス回路（ＳＩＮ〜ＳＯＴ）とを有し、前記テス
ト手段は、第１のテストサイクルにおいて前記テスト動
作モードとして前記第１のクロック入力ピンに前記スキ
ャン用クロックパルス列を供給し、これによって前記第
１及び前記第２のフリップフロップの前記クロック入力
端子に前記スキャン用クロックパルス列を供給すると共
に、前記スキャン用クロックパルス列で前記第１及び前
記第２のフリップフロップにデータをスキャンインすべ
く前記スキャンパス回路を制御する第１のテスト手段
と、前記第１のテストサイクルに続く第２のテストサイ
クルにおいては前記ノーマル動作モードとして、前記第
１のクロック入力ピンに前記第２のテストサイクルの期
間よりも短いパルス幅を有する前記第１のクロックパル
スを供給し、これによって前記第１のフリップフロップ
の前記クロック入力端子に前記第１のクロックパルスを
供給すると共に、前記第２のテストサイクル内におい
て、前記第１のクロックパルスに続いて、前記第２のク
ロック入力ピンに前記第２のテストサイクルの期間より
も短いパルス幅を有する前記第２のクロックパルスを供
給し、これによって前記第２のフリップフロップの前記
クロック入力端子に前記第２のクロックパルスを供給す
る第２のテスト手段と、前記第２のテストサイクルに続
く第３のテストサイクルにおいては前記テスト動作モー
ドとして前記第１のクロック入力ピンに前記スキャン用
クロックパルス列を供給し、これによって前記第１及び
前記第２のフリップフロップの前記クロック入力端子に
前記スキャン用クロックパルス列を供給すると共に、前
記スキャン用クロックパルス列で前記第１及び前記第２
のフリップフロップのデータをスキャンアウトすべく前
記スキャンパス回路を制御する第３のテスト手段とを有
し、前記第１、前記第２、及び前記第３のテスト手段の
順次動作を、前記論理集積回路内の故障が見つかるまで
繰り返すことを特徴とする論理集積回路のテスト装置が
得られる。なお、前記テスト手段は、第１のテストサイ
クルにおいて前記テスト動作モードとして前記第１のク
ロック入力ピンに前記スキャン用クロックパルス列を供
給し、これによって前記第１及び前記第２のフリップフ
ロップの前記クロック入力端子に前記スキャン用クロッ
クパルス列を供給すると共に、前記スキャン用クロック
パルス列で前記第１及び前記第２のフリップフロップに
データをスキャンインすべく前記スキャンパス回路を制
御する第１のテスト手段と、前記第１のテストサイクル
に続く第２のテストサイクルにおいては前記ノーマル動
作モードとして、前記第１のクロック入力ピンに前記第
２のテストサイクルの期間よりも短いパルス幅を有する
前記第１のクロックパルスを供給し、これによって前記
第１のフリップフロップの前記クロック入力端子に前記
第１のクロックパルスを供給すると共に、前記第２のテ
ストサイクルに続く第３のテストサイクルにおいても前
記ノーマル動作モードとして、前記第２のクロック入力
ピンに前記第３のテストサイクルの期間よりも短いパル
ス幅を有する前記第２のクロックパルスを供給し、これ
によって前記第２のフリップフロップの前記クロック入
力端子に前記第２のクロックパルスを供給する第２のテ
スト手段と、前記第３のテストサイクルに続く第４のテ
ストサイクルにおいては前記テスト動作モードとして前
記第１のクロック入力ピンに前記スキャン用クロックパ
ルス列を供給し、これによって前記第１及び前記第２の
フリップフロップの前記クロック入力端子に前記スキャ
ン用クロックパルス列を供給すると共に、前記スキャン
用クロックパルス列で前記第１及び前記第２のフリップ
フロップのデータをスキャンアウトすべく前記スキャン
パス回路を制御する第３のテスト手段とを有するもので
あっても良い。また、前記テスト手段は、第１のテスト
サイクルにおいて前記テスト動作モードとして前記第１
のクロック入力ピンに前記スキャン用クロックパルス列
を供給し、これによって前記第１及び前記第２のフリッ
プフロップの前記クロック入力端子に前記スキャン用ク
ロックパルス列を供給すると共に、前記スキャン用クロ
ックパルス列で前記第１及び前記第２のフリップフロッ
プにデータをスキャンインすべく前記スキャンパス回路
を制御する第１のテスト手段と、前記第１のテストサイ
クルに続く第２のテストサイクルにおいては前記ノーマ
ル動作モードとして、前記第１のクロック入力ピンに前
記第２のテストサイクルの期間よりも短いパルス幅を有
する前記第１のクロックパルスを供給し、これによって
前記第１のフリップフロップの前記クロック入力端子に
前記第１のクロックパルスを供給すると共に、前記第２
のテストサイクルに続く第３のテストサイクルにおいて
は前記ノーマル動作モードとして、前記第２のクロック
入力ピンに前記第３のテストサイクルの期間に等しいパ
ルス幅を有する前記第２のクロックパルスを供給し、こ
れによって前記第２のフリップフロップの前記クロック
入力端子に前記第２のクロックパルスを供給する第２の
テスト手段と、前記第３のテストサイクルに続く第４の
テストサイクルにおいては前記テスト動作モードとして
前記第１のクロック入力ピンに前記スキャン用クロック
パルス列を供給し、これによって前記第１及び前記第２
のフリップフロップの前記クロック入力端子に前記スキ
ャン用クロックパルス列を供給すると共に、前記スキャ
ン用クロックパルス列で前記第１及び前記第２のフリッ
プフロップのデータをスキャンアウトすべく前記スキャ
ンパス回路を制御する第３のテスト手段とを有するもの
であっても良い。
【０００９】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１０】図１は本発明の一実施例による論理集積回
路のテスト装置を説明するための図である。このテスト
装置は、第１及び第２のＦ／Ｆ（フリップフロップ）５
及び４を有すると共に他のＦ／Ｆ３、７、及び６を有す
る論理集積回路８のテストを行う。論理集積回路８は、
典型的には、大規模集積回路（ＬＳＩ）である。
路のテスト装置を説明するための図である。このテスト
装置は、第１及び第２のＦ／Ｆ（フリップフロップ）５
及び４を有すると共に他のＦ／Ｆ３、７、及び６を有す
る論理集積回路８のテストを行う。論理集積回路８は、
典型的には、大規模集積回路（ＬＳＩ）である。
【００１１】このテスト装置は、論理集積回路８に設け
られた、第１、第２、及び第３のクロック入力ピンＣＬ
Ｋ１、ＣＬＫ２、及びＣＬＫ３と、動作モード入力ピン
ＳＭＣと、データ入力ピンＳＩＮと、データ出力ピンＳ
ＯＴと、セレクタ回路１及び２と、この論理集積回路８
に組合されて使用されるテスト機（図示せず）を有す
る。このテスト機は、典型的には、ＬＳＩテスタであ
る。
られた、第１、第２、及び第３のクロック入力ピンＣＬ
Ｋ１、ＣＬＫ２、及びＣＬＫ３と、動作モード入力ピン
ＳＭＣと、データ入力ピンＳＩＮと、データ出力ピンＳ
ＯＴと、セレクタ回路１及び２と、この論理集積回路８
に組合されて使用されるテスト機（図示せず）を有す
る。このテスト機は、典型的には、ＬＳＩテスタであ
る。
【００１２】テスト機は、論理集積回路８をノ一マル動
作モードとする場合、論理“０”レベル信号を動作モー
ド入力ピンＳＭＣに供給し、論理集積回路８をテスト動
作モードとする場合、論理“１”レベル信号を動作モー
ド入力ピンＳＭＣに供給する。
作モードとする場合、論理“０”レベル信号を動作モー
ド入力ピンＳＭＣに供給し、論理集積回路８をテスト動
作モードとする場合、論理“１”レベル信号を動作モー
ド入力ピンＳＭＣに供給する。
【００１３】第１のクロック入力ピンＣＬＫ１は信号線
で第１のＦ／Ｆ５のクロック入力端子に接続されてい
る。
で第１のＦ／Ｆ５のクロック入力端子に接続されてい
る。
【００１４】セレクタ回路１は、動作モード入力ピンＳ
ＭＣが論理“０”レベル信号を供給されているノ一マル
動作モードでは、第２のクロック入力ピンＣＬＫ２を第
２のＦ／Ｆ４のクロック入力端子と、Ｆ／Ｆ３のクロッ
ク入力端子とに接続し、動作モード入力ピンＳＭＣが論
理“１”レベル信号を供給されているテスト動作モード
では、第１のクロック入力ピンＣＬＫ１を第２のＦ／Ｆ
４のクロック入力端子と、Ｆ／Ｆ３のクロック入力端子
とに接続する。
ＭＣが論理“０”レベル信号を供給されているノ一マル
動作モードでは、第２のクロック入力ピンＣＬＫ２を第
２のＦ／Ｆ４のクロック入力端子と、Ｆ／Ｆ３のクロッ
ク入力端子とに接続し、動作モード入力ピンＳＭＣが論
理“１”レベル信号を供給されているテスト動作モード
では、第１のクロック入力ピンＣＬＫ１を第２のＦ／Ｆ
４のクロック入力端子と、Ｆ／Ｆ３のクロック入力端子
とに接続する。
【００１５】セレクタ回路２は、動作モード入力ピンＳ
ＭＣが論理“０”レベル信号を供給されているノ一マル
動作モードでは、第３のクロック入力ピンＣＬＫ３をＦ
／Ｆ７及び６のクロック入力端子に接続し、動作モード
入力ピンＳＭＣが論理“１”レベル信号を供給されてい
るテスト動作モードでは、第１のクロック入力ピンＣＬ
Ｋ１をＦ／Ｆ７及び６のクロック入力端子に接続する。
ＭＣが論理“０”レベル信号を供給されているノ一マル
動作モードでは、第３のクロック入力ピンＣＬＫ３をＦ
／Ｆ７及び６のクロック入力端子に接続し、動作モード
入力ピンＳＭＣが論理“１”レベル信号を供給されてい
るテスト動作モードでは、第１のクロック入力ピンＣＬ
Ｋ１をＦ／Ｆ７及び６のクロック入力端子に接続する。
【００１６】テスト機は、論理集積回路８をノ一マル動
作モードとする場合、動作モード入力ピンＳＭＣに上述
したように論理“０”レベル信号を供給すると共に、第
１、第２、及び第３のクロック入力ピンＣＬＫ１、ＣＬ
Ｋ２、及びＣＬＫ３に互に位相の異なる第１、第２、及
び第３のクロックパルス（後述する）をそれぞれ供給す
る。
作モードとする場合、動作モード入力ピンＳＭＣに上述
したように論理“０”レベル信号を供給すると共に、第
１、第２、及び第３のクロック入力ピンＣＬＫ１、ＣＬ
Ｋ２、及びＣＬＫ３に互に位相の異なる第１、第２、及
び第３のクロックパルス（後述する）をそれぞれ供給す
る。
【００１７】またテスト機は、論理集積回路８をテスト
動作モードとする場合、動作モード入力ピンＳＭＣに上
述したように論理“１”レベル信号を供給すると共に、
第１のクロック入力ピンＣＬＫ１にスキャン用クロック
パルス列（後述する）を供給する。
動作モードとする場合、動作モード入力ピンＳＭＣに上
述したように論理“１”レベル信号を供給すると共に、
第１のクロック入力ピンＣＬＫ１にスキャン用クロック
パルス列（後述する）を供給する。
【００１８】データ入力ピンＳＩＮと、データ入力ピン
ＳＩＮとＦ／Ｆ７との間の接続と、Ｆ／Ｆ７及び６の間
の接続と、Ｆ／Ｆ６及び５の間の接続と、Ｆ／Ｆ５及び
４の間の接続と、Ｆ／Ｆ４及び３の間の接続と、Ｆ／Ｆ
３とデータ出力ピンＳＯＴとの間の接続と、データ出力
ピンＳＯＴとは、テスト動作モードにおいてＦ／Ｆ７〜
３のクロック入力端子に供給される前記スキャン用クロ
ックパルス列でＦ／Ｆ７〜３にデータのスキャン動作を
行わせるスキャンパス回路を構成している。
ＳＩＮとＦ／Ｆ７との間の接続と、Ｆ／Ｆ７及び６の間
の接続と、Ｆ／Ｆ６及び５の間の接続と、Ｆ／Ｆ５及び
４の間の接続と、Ｆ／Ｆ４及び３の間の接続と、Ｆ／Ｆ
３とデータ出力ピンＳＯＴとの間の接続と、データ出力
ピンＳＯＴとは、テスト動作モードにおいてＦ／Ｆ７〜
３のクロック入力端子に供給される前記スキャン用クロ
ックパルス列でＦ／Ｆ７〜３にデータのスキャン動作を
行わせるスキャンパス回路を構成している。
【００１９】この構造では、論理集積回路８は、テスト
動作モードになると、第１のクロック入力ピンＣＬＫ１
に供給されるスキャン用クロックパルス列で全てのＦ／
Ｆ７〜３が動作することになり、データ入力ピンＳＩＮ
からＦ／Ｆ７、Ｆ／Ｆ６、Ｆ／Ｆ５、Ｆ／Ｆ４、Ｆ／Ｆ
３とデータをシフトさせてデータ出力ピンＳＯＴでシス
トされたデータを観測できるスキャンパス回路が構成さ
れている。
動作モードになると、第１のクロック入力ピンＣＬＫ１
に供給されるスキャン用クロックパルス列で全てのＦ／
Ｆ７〜３が動作することになり、データ入力ピンＳＩＮ
からＦ／Ｆ７、Ｆ／Ｆ６、Ｆ／Ｆ５、Ｆ／Ｆ４、Ｆ／Ｆ
３とデータをシフトさせてデータ出力ピンＳＯＴでシス
トされたデータを観測できるスキャンパス回路が構成さ
れている。
【００２０】次に図１に加えて図２をも参照して、上述
のテスト機の動作について説明する。
のテスト機の動作について説明する。
【００２１】テスト機は、第１のテストサイクル（図２
に最初にスキャン動作時と表示されているサイクル）に
おいて動作モード入力ピンＳＭＣに論理“１”レベル信
号を供給してテスト動作モードとして、第１のクロック
入力ピンＣＬＫ１に図示のとおりのスキャン用クロック
パルス列を供給し、これによってＦ／Ｆ７〜３のクロッ
ク入力端子にスキャン用クロックパルス列を供給すると
共に、スキャン用クロックパルス列でＦ／Ｆ７〜３にデ
ータをセット（即ちスキャンイン）すべく前記スキャン
パス回路を制御する第１のテスト機能を有する。
に最初にスキャン動作時と表示されているサイクル）に
おいて動作モード入力ピンＳＭＣに論理“１”レベル信
号を供給してテスト動作モードとして、第１のクロック
入力ピンＣＬＫ１に図示のとおりのスキャン用クロック
パルス列を供給し、これによってＦ／Ｆ７〜３のクロッ
ク入力端子にスキャン用クロックパルス列を供給すると
共に、スキャン用クロックパルス列でＦ／Ｆ７〜３にデ
ータをセット（即ちスキャンイン）すべく前記スキャン
パス回路を制御する第１のテスト機能を有する。
【００２２】テスト機は、更に、前記第１のテストサイ
クルに続く第２のテストサイクル（図２にノーマル動作
時と表示されているサイクル）においては動作モード入
力ピンＳＭＣに論理“０”レベル信号を供給してノーマ
ル動作モードとして、第１のクロック入力ピンＣＬＫ１
に第２のテストサイクルの期間よりも短いパルス幅を有
する第１のクロックパルスを供給し、これによってＦ／
Ｆ５のクロック入力端子にこの第１のクロックパルスを
供給し、次に前記第２のテストサイクル内において、前
記第１のクロックパルスに続いて、第２のクロック入力
ピンＣＬＫ２に第２のテストサイクルの期間よりも短い
パルス幅を有する第２のクロックパルスを供給し、これ
によってＦ／Ｆ４及び３のクロック入力端子にこの第２
のクロックパルスを供給し、最後に前記第２のテストサ
イクル内において、前記第２のクロックパルスに続い
て、第３のクロック入力ピンＣＬＫ３に第２のテストサ
イクルの期間よりも短いパルス幅を有する第３のクロッ
クパルスを供給し、これによってＦ／Ｆ７及び６のクロ
ック入力端子にこの第３のクロックパルスを供給する第
２のテスト機能を有する。
クルに続く第２のテストサイクル（図２にノーマル動作
時と表示されているサイクル）においては動作モード入
力ピンＳＭＣに論理“０”レベル信号を供給してノーマ
ル動作モードとして、第１のクロック入力ピンＣＬＫ１
に第２のテストサイクルの期間よりも短いパルス幅を有
する第１のクロックパルスを供給し、これによってＦ／
Ｆ５のクロック入力端子にこの第１のクロックパルスを
供給し、次に前記第２のテストサイクル内において、前
記第１のクロックパルスに続いて、第２のクロック入力
ピンＣＬＫ２に第２のテストサイクルの期間よりも短い
パルス幅を有する第２のクロックパルスを供給し、これ
によってＦ／Ｆ４及び３のクロック入力端子にこの第２
のクロックパルスを供給し、最後に前記第２のテストサ
イクル内において、前記第２のクロックパルスに続い
て、第３のクロック入力ピンＣＬＫ３に第２のテストサ
イクルの期間よりも短いパルス幅を有する第３のクロッ
クパルスを供給し、これによってＦ／Ｆ７及び６のクロ
ック入力端子にこの第３のクロックパルスを供給する第
２のテスト機能を有する。
【００２３】この際の第２のテストサイクルにおける、
第１、第２、及び第３のクロックパルスの第１、第２、
及び第３のクロック入力ピンＣＬＫ１、ＣＬＫ２、及び
ＣＬＫ３への印加のタイミングは、図２の下方に図示し
たように、テスト機を制御するテストプログラム（ＰＲ
ＯＧ）に詳細に規定する必要がある。例えば、第２のテ
ストサイクルにおける第１のクロック入力ピンＣＬＫ１
への第１のクロックパルスの印加タイミングは、１０ｎ
ｓで“１”に変化させて２０ｎｓで“０”に戻すような
タイミングとして、テスタプログラムに規定する。さら
に、第２のテストサイクルにおける第２のクロック入力
ピンＣＬＫ２への第２のクロックパルスの印加タイミン
グは、３０ｎｓで“１”に変化させて４０ｎｓで“０”
に戻すようなタイミングとして、テスタプログラムに規
定する。また第２のテストサイクルにおける第３のクロ
ック入力ピンＣＬＫ３への第３のクロックパルスの印加
タイミングは、５０ｎｓで“１”に変化させて６０ｎｓ
で“０”に戻すようなタイミングとして、テスタプログ
ラムに規定する。このタイミングを規定する際にテスタ
ピン間のスキューを考慮することで多相クロックのテス
トが実現できる。
第１、第２、及び第３のクロックパルスの第１、第２、
及び第３のクロック入力ピンＣＬＫ１、ＣＬＫ２、及び
ＣＬＫ３への印加のタイミングは、図２の下方に図示し
たように、テスト機を制御するテストプログラム（ＰＲ
ＯＧ）に詳細に規定する必要がある。例えば、第２のテ
ストサイクルにおける第１のクロック入力ピンＣＬＫ１
への第１のクロックパルスの印加タイミングは、１０ｎ
ｓで“１”に変化させて２０ｎｓで“０”に戻すような
タイミングとして、テスタプログラムに規定する。さら
に、第２のテストサイクルにおける第２のクロック入力
ピンＣＬＫ２への第２のクロックパルスの印加タイミン
グは、３０ｎｓで“１”に変化させて４０ｎｓで“０”
に戻すようなタイミングとして、テスタプログラムに規
定する。また第２のテストサイクルにおける第３のクロ
ック入力ピンＣＬＫ３への第３のクロックパルスの印加
タイミングは、５０ｎｓで“１”に変化させて６０ｎｓ
で“０”に戻すようなタイミングとして、テスタプログ
ラムに規定する。このタイミングを規定する際にテスタ
ピン間のスキューを考慮することで多相クロックのテス
トが実現できる。
【００２４】テスト機は、更に、前述の第２のテストサ
イクルに続く第３のテストサイクル（図２に最後にスキ
ャン動作時と表示されているサイクル）において動作モ
ード入力ピンＳＭＣに論理“１”レベル信号を供給して
テスト動作モードとして、第１のクロック入力ピンＣＬ
Ｋ１に図示のとおりのスキャン用クロックパルス列を供
給し、これによってＦ／Ｆ７〜３のクロック入力端子に
スキャン用クロックパルス列を供給すると共に、スキャ
ン用クロックパルス列でＦ／Ｆ７〜３のデータをスキャ
ンアウトすべく前記スキャンパス回路を制御する第３の
テスト機能を有する。このようにＳＣＭを論理“１”レ
ベル信号としてテスト動作モードにしてＦ／Ｆ７〜３の
各々のデータ値を順番に引き出すことによってスキャン
パスを用いたテストを実現する。
イクルに続く第３のテストサイクル（図２に最後にスキ
ャン動作時と表示されているサイクル）において動作モ
ード入力ピンＳＭＣに論理“１”レベル信号を供給して
テスト動作モードとして、第１のクロック入力ピンＣＬ
Ｋ１に図示のとおりのスキャン用クロックパルス列を供
給し、これによってＦ／Ｆ７〜３のクロック入力端子に
スキャン用クロックパルス列を供給すると共に、スキャ
ン用クロックパルス列でＦ／Ｆ７〜３のデータをスキャ
ンアウトすべく前記スキャンパス回路を制御する第３の
テスト機能を有する。このようにＳＣＭを論理“１”レ
ベル信号としてテスト動作モードにしてＦ／Ｆ７〜３の
各々のデータ値を順番に引き出すことによってスキャン
パスを用いたテストを実現する。
【００２５】テスト機は、前述の第１、第２、及び第３
のテスト機能の順次動作を、論理集積回路８内の故障が
見つかるまで繰り返す。
のテスト機能の順次動作を、論理集積回路８内の故障が
見つかるまで繰り返す。
【００２６】以上のように、ノーマル動作モードにした
際に、異なる３つのクロックパルスに関してテスト機の
ピン間スキユーを考慮して印加するタイミングを規定す
ることで多相クロックを有するＬＳＩテストが可能にな
る。
際に、異なる３つのクロックパルスに関してテスト機の
ピン間スキユーを考慮して印加するタイミングを規定す
ることで多相クロックを有するＬＳＩテストが可能にな
る。
【００２７】次に図１に加えて図３をも参照して、上述
のテスト機の別の動作について説明する。この別の動作
は、以下の点を除けば図２の動作と同じである。
のテスト機の別の動作について説明する。この別の動作
は、以下の点を除けば図２の動作と同じである。
【００２８】即ち、テスト機は、更に、前記第１のテス
トサイクルに続く第２のテストサイクル（図３に最初に
ノーマル動作時と表示されているサイクル）においては
動作モード入力ピンＳＭＣに論理“０”レベル信号を供
給してノーマル動作モードとして、第１のクロック入力
ピンＣＬＫ１に第２のテストサイクルの期間よりも短い
パルス幅を有する第１のクロックパルスを供給し、これ
によってＦ／Ｆ５のクロック入力端子にこの第１のクロ
ックパルスを供給し、次に前記第２のテストサイクルに
続く第３のテストサイクル（図３に２番目にノーマル動
作時と表示されているサイクル）においても、動作モー
ド入力ピンＳＭＣに論理“０”レベル信号を供給してノ
ーマル動作モードとして、第２のクロック入力ピンＣＬ
Ｋ２に第３のテストサイクルの期間よりも短いパルス幅
を有する第２のクロックパルスを供給し、これによって
Ｆ／Ｆ４及び３のクロック入力端子にこの第２のクロッ
クパルスを供給し、最後に前記第３のテストサイクルに
続く第４のテストサイクル（図３に最後にノーマル動作
時と表示されているサイクル）においても、第３のクロ
ック入力ピンＣＬＫ３に第４のテストサイクルの期間よ
りも短いパルス幅を有する第３のクロックパルスを供給
し、これによってＦ／Ｆ７及び６のクロック入力端子に
この第３のクロックパルスを供給する第２のテスト機能
を有する。
トサイクルに続く第２のテストサイクル（図３に最初に
ノーマル動作時と表示されているサイクル）においては
動作モード入力ピンＳＭＣに論理“０”レベル信号を供
給してノーマル動作モードとして、第１のクロック入力
ピンＣＬＫ１に第２のテストサイクルの期間よりも短い
パルス幅を有する第１のクロックパルスを供給し、これ
によってＦ／Ｆ５のクロック入力端子にこの第１のクロ
ックパルスを供給し、次に前記第２のテストサイクルに
続く第３のテストサイクル（図３に２番目にノーマル動
作時と表示されているサイクル）においても、動作モー
ド入力ピンＳＭＣに論理“０”レベル信号を供給してノ
ーマル動作モードとして、第２のクロック入力ピンＣＬ
Ｋ２に第３のテストサイクルの期間よりも短いパルス幅
を有する第２のクロックパルスを供給し、これによって
Ｆ／Ｆ４及び３のクロック入力端子にこの第２のクロッ
クパルスを供給し、最後に前記第３のテストサイクルに
続く第４のテストサイクル（図３に最後にノーマル動作
時と表示されているサイクル）においても、第３のクロ
ック入力ピンＣＬＫ３に第４のテストサイクルの期間よ
りも短いパルス幅を有する第３のクロックパルスを供給
し、これによってＦ／Ｆ７及び６のクロック入力端子に
この第３のクロックパルスを供給する第２のテスト機能
を有する。
【００２９】上述の第２、第３、及び第４のテストサイ
クルにおける、第１、第２、及び第３のクロックパルス
の第１、第２、及び第３のクロック入力ピンＣＬＫ１、
ＣＬＫ２、及びＣＬＫ３への印加のタイミングは、図３
の下方に図示したように、全て、１０ｎｓで“１”に変
化させて２０ｎｓで“０”に戻すようなタイミングとし
て、テスタプログラム（ＰＲＯＧ）に規定しておけば良
い。というのは、それぞれのクロックパルス印加が別の
テストサイクルで行われることにより、クロックパルス
の印加タイミングをテストサイクルで区別することでき
るからである。このため、テスタでのスキュー調整が不
要になるというメリットがある。また、図２の場合では
クロックパルス印加順は初めに規定した順番に固定され
るに対して、図３の場合はクロックパルス印加順が任意
になるため、故障検出に有利なクロックパルスを印加す
ることが可能になる。
クルにおける、第１、第２、及び第３のクロックパルス
の第１、第２、及び第３のクロック入力ピンＣＬＫ１、
ＣＬＫ２、及びＣＬＫ３への印加のタイミングは、図３
の下方に図示したように、全て、１０ｎｓで“１”に変
化させて２０ｎｓで“０”に戻すようなタイミングとし
て、テスタプログラム（ＰＲＯＧ）に規定しておけば良
い。というのは、それぞれのクロックパルス印加が別の
テストサイクルで行われることにより、クロックパルス
の印加タイミングをテストサイクルで区別することでき
るからである。このため、テスタでのスキュー調整が不
要になるというメリットがある。また、図２の場合では
クロックパルス印加順は初めに規定した順番に固定され
るに対して、図３の場合はクロックパルス印加順が任意
になるため、故障検出に有利なクロックパルスを印加す
ることが可能になる。
【００３０】テスト機は、更に、前述の第４のテストサ
イクルに続く第５のテストサイクル（図３に最後にスキ
ャン動作時と表示されているサイクル）において動作モ
ード入力ピンＳＭＣに論理“１”レベル信号を供給して
テスト動作モードとして、第１のクロック入力ピンＣＬ
Ｋ１に図示のとおりのスキャン用クロックパルス列を供
給し、これによってＦ／Ｆ７〜３のクロック入力端子に
スキャン用クロックパルス列を供給すると共に、スキャ
ン用クロックパルス列でＦ／Ｆ７〜３のデータをスキャ
ンアウトすべく前記スキャンパス回路を制御する第３の
テスト機能を有する。
イクルに続く第５のテストサイクル（図３に最後にスキ
ャン動作時と表示されているサイクル）において動作モ
ード入力ピンＳＭＣに論理“１”レベル信号を供給して
テスト動作モードとして、第１のクロック入力ピンＣＬ
Ｋ１に図示のとおりのスキャン用クロックパルス列を供
給し、これによってＦ／Ｆ７〜３のクロック入力端子に
スキャン用クロックパルス列を供給すると共に、スキャ
ン用クロックパルス列でＦ／Ｆ７〜３のデータをスキャ
ンアウトすべく前記スキャンパス回路を制御する第３の
テスト機能を有する。
【００３１】次に図１に加えて図４をも参照して、上述
のテスト機の更に別の動作について説明する。この更に
別の動作は、以下の点を除けば図３の動作と同じであ
る。
のテスト機の更に別の動作について説明する。この更に
別の動作は、以下の点を除けば図３の動作と同じであ
る。
【００３２】即ち、テスト機は、更に、前記第１のテス
トサイクルに続く第２のテストサイクル（図４に最初に
ノーマル動作時と表示されているサイクル）においては
動作モード入力ピンＳＭＣに論理“０”レベル信号を供
給してノーマル動作モードとして、第１のクロック入力
ピンＣＬＫ１に第２のテストサイクルの期間よりも短い
パルス幅を有する第１のクロックパルスを供給し、これ
によってＦ／Ｆ５のクロック入力端子にこの第１のクロ
ックパルスを供給し、次に前記第２のテストサイクルに
続く第３のテストサイクル（図４に２番目にノーマル動
作時と表示されているサイクル）においては、動作モー
ド入力ピンＳＭＣに論理“０”レベル信号を供給してノ
ーマル動作モードとして、第２のクロック入力ピンＣＬ
Ｋ２に第３のテストサイクルの期間に等しいパルス幅を
有する第２のクロックパルスを供給し、これによってＦ
／Ｆ４及び３のクロック入力端子にこの第２のクロック
パルスを供給し、最後に前記第３のテストサイクルに続
く第４のテストサイクル（図４に最後にノーマル動作時
と表示されているサイクル）においても、第３のクロッ
ク入力ピンＣＬＫ３に第４のテストサイクルの期間に等
しいパルス幅を有する第３のクロックパルスを供給し、
これによってＦ／Ｆ７及び６のクロック入力端子にこの
第３のクロックパルスを供給する第２のテスト機能を有
する。
トサイクルに続く第２のテストサイクル（図４に最初に
ノーマル動作時と表示されているサイクル）においては
動作モード入力ピンＳＭＣに論理“０”レベル信号を供
給してノーマル動作モードとして、第１のクロック入力
ピンＣＬＫ１に第２のテストサイクルの期間よりも短い
パルス幅を有する第１のクロックパルスを供給し、これ
によってＦ／Ｆ５のクロック入力端子にこの第１のクロ
ックパルスを供給し、次に前記第２のテストサイクルに
続く第３のテストサイクル（図４に２番目にノーマル動
作時と表示されているサイクル）においては、動作モー
ド入力ピンＳＭＣに論理“０”レベル信号を供給してノ
ーマル動作モードとして、第２のクロック入力ピンＣＬ
Ｋ２に第３のテストサイクルの期間に等しいパルス幅を
有する第２のクロックパルスを供給し、これによってＦ
／Ｆ４及び３のクロック入力端子にこの第２のクロック
パルスを供給し、最後に前記第３のテストサイクルに続
く第４のテストサイクル（図４に最後にノーマル動作時
と表示されているサイクル）においても、第３のクロッ
ク入力ピンＣＬＫ３に第４のテストサイクルの期間に等
しいパルス幅を有する第３のクロックパルスを供給し、
これによってＦ／Ｆ７及び６のクロック入力端子にこの
第３のクロックパルスを供給する第２のテスト機能を有
する。
【００３３】このように前記第３及び前記第４のテスト
サイクルにおける第２及び第３のクロック入力ピンＣＬ
Ｋ２及びＣＬＫ３への第２及び第３のクロックパルスの
印加を、第１及び第５のテストサイクルにおける動作モ
ード入力ピンＳＭＣへの論理“１”レベル信号の印加と
同様に、前記第３及び前記第４のテストサイクル期間に
渡って行うことにより、テスト機のテストプログラム
（ＰＲＯＧ）に規定するクロックパルスとしては、図４
の下方に示すように、第２のテストサイクルにおける第
１のクロック入力ピンＣＬＫ１への第１のクロックパル
スのみとして、ＣＬＫ２及びＣＬＫ３へのクロックパル
スは通常の信号と同様に扱うことによりこれらのクロッ
クパルスの印加タイミングを規定することが不要にな
り、テストプログラムを単一クロックパルスのスキャン
テスト時のプログラムと共有できるといったメリットが
ある。
サイクルにおける第２及び第３のクロック入力ピンＣＬ
Ｋ２及びＣＬＫ３への第２及び第３のクロックパルスの
印加を、第１及び第５のテストサイクルにおける動作モ
ード入力ピンＳＭＣへの論理“１”レベル信号の印加と
同様に、前記第３及び前記第４のテストサイクル期間に
渡って行うことにより、テスト機のテストプログラム
（ＰＲＯＧ）に規定するクロックパルスとしては、図４
の下方に示すように、第２のテストサイクルにおける第
１のクロック入力ピンＣＬＫ１への第１のクロックパル
スのみとして、ＣＬＫ２及びＣＬＫ３へのクロックパル
スは通常の信号と同様に扱うことによりこれらのクロッ
クパルスの印加タイミングを規定することが不要にな
り、テストプログラムを単一クロックパルスのスキャン
テスト時のプログラムと共有できるといったメリットが
ある。
【００３４】このように本発明では多相クロックをもつ
論理集積回路においてクロック印加方法とタイミングを
考慮することにより容易にテストできる。
論理集積回路においてクロック印加方法とタイミングを
考慮することにより容易にテストできる。
【００３５】
【発明の効果】以上説明したように本発明によれば、テ
ストを遅延オーバーヘッド及び面積オーバーヘッドが減
少された状態で容易に行うことができる論理集積回路の
テスト装置が得られる。また、それぞれのクロックパル
ス印加が別のテストサイクルで行われることにより、各
クロックパルスの印加のためのピン間スキューを考慮し
たスキュー調整が不要となる。すなわち、各クロックパ
ルスのテストサイクルにおける印加タイミングを全て同
じタイミングに設定しても、各クロックパルスそれぞれ
は異なるテストサイクルで印加されるため、各クロック
パルスが重なることなく確実に印加される。さらには、
クロックパルスの印加順を変化させる場合にも、ピン間
スキューを考慮したスキュー調整を行うことなく印加順
を任意に選択できるという効果もある。また、第３以降
のテストサイクルにおいて、第１のクロックパルス以外
のクロックパルスをテストサイクルの期間に等しいパル
ス幅を有するクロックパルスとして供給することで、第
１のクロックパルス以外のクロックパルスを通常の信号
と同様に扱うことができる。このため、第１のクロック
パルス以外のクロックパルスについては、その印加タイ
ミングを規定すること自体が不要になり、テストプログ
ラムを単一クロックパルスのスキャンテスト時のプログ
ラムと共有することができる。
ストを遅延オーバーヘッド及び面積オーバーヘッドが減
少された状態で容易に行うことができる論理集積回路の
テスト装置が得られる。また、それぞれのクロックパル
ス印加が別のテストサイクルで行われることにより、各
クロックパルスの印加のためのピン間スキューを考慮し
たスキュー調整が不要となる。すなわち、各クロックパ
ルスのテストサイクルにおける印加タイミングを全て同
じタイミングに設定しても、各クロックパルスそれぞれ
は異なるテストサイクルで印加されるため、各クロック
パルスが重なることなく確実に印加される。さらには、
クロックパルスの印加順を変化させる場合にも、ピン間
スキューを考慮したスキュー調整を行うことなく印加順
を任意に選択できるという効果もある。また、第３以降
のテストサイクルにおいて、第１のクロックパルス以外
のクロックパルスをテストサイクルの期間に等しいパル
ス幅を有するクロックパルスとして供給することで、第
１のクロックパルス以外のクロックパルスを通常の信号
と同様に扱うことができる。このため、第１のクロック
パルス以外のクロックパルスについては、その印加タイ
ミングを規定すること自体が不要になり、テストプログ
ラムを単一クロックパルスのスキャンテスト時のプログ
ラムと共有することができる。
【図１】本発明の一実施例による論理集積回路のテスト
装置を説明するための図である。
装置を説明するための図である。
【図２】本発明の一実施例による論理集積回路のテスト
装置におけるテスト機の動作を説明するためのタイミン
グチャートである。
装置におけるテスト機の動作を説明するためのタイミン
グチャートである。
【図３】本発明の一実施例による論理集積回路のテスト
装置におけるテスト機の別の動作を説明するためのタイ
ミングチャートである。
装置におけるテスト機の別の動作を説明するためのタイ
ミングチャートである。
【図４】本発明の一実施例による論理集積回路のテスト
装置におけるテスト機の更に別の動作を説明するための
タイミングチャートである。
装置におけるテスト機の更に別の動作を説明するための
タイミングチャートである。
１ セレクタ回路 ２ セレクタ回路 ３〜７ Ｆ／Ｆ（フリップフロップ） ８ 論理集積回路 ＣＬＫ１ クロック入力ピン ＣＬＫ２ クロック入力ピン ＣＬＫ３ クロック入力ピン ＳＭＣ 動作モード入力ピン ＳＩＮ データ入力ピン ＳＯＴ データ出力ピン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/3185 G06F 11/267
Claims (2)
- 【請求項１】 第１及び第２のフリップフロップを有す
る論理集積回路のテストを行うテスト装置において、 前記論理集積回路に設けられ、第１及び第２のクロック
入力ピンと、 前記論理集積回路に設けられ、ノ一マル動作モードでは
前記第１及び前記第２のクロック入力ピンを前記第１及
び前記第２のフリップフロップのクロック入力端子にそ
れぞれ接続し、テスト動作モードでは前記第１のクロッ
ク入力ピンを前記第１及び前記第２のフリップフロップ
のクロック入力端子に接続するクロック入力ピン切替回
路と、 ノ一マル動作モードでは前記第１及び前記第２のクロッ
ク入力ピンに互に位相の異なる第１及び第２のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
１のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、 前記論理集積回路に設けられ、テスト動作モードにおい
て前記第１及び前記第２のフリップフロップの前記クロ
ック入力端子に供給される前記スキャン用クロックパル
ス列で前記第１及び前記第２のフリップフロップにデー
タのスキャン動作を行わせるスキャンパス回路とを有
し、 前記テスト手段は、 第１のテストサイクルにおいて前記テスト動作モードと
して前記第１のクロック入力ピンに前記スキャン用クロ
ックパルス列を供給し、これによって前記第１及び前記
第２のフリップフロップの前記クロック入力端子に前記
スキャン用クロックパルス列を供給すると共に、前記ス
キャン用クロックパルス列で前記第１及び前記第２のフ
リップフロップにデータをスキャンインすべく前記スキ
ャンパス回路を制御する第１のテスト手段と、 前記第１のテストサイクルに続く第２のテストサイクル
においては前記ノーマル動作モードとして、前記第１の
クロック入力ピンに前記第２のテストサイクルの期間よ
りも短いパルス幅を有する前記第１のクロックパルスを
供給し、これによって前記第１のフリップフロップの前
記クロック入力端子に前記第１のクロックパルスを供給
すると共に、前記第２のテストサイクルに続く第３のテ
ストサイクルにおいても前記ノーマル動作モードとし
て、前記第２のクロック入力ピンに前記第３のテストサ
イクルの期間よりも短いパルス幅を有する前記第２のク
ロックパルスを供給し、これによって前記第２のフリッ
プフロップの前記クロック入力端子に前記第２のクロッ
クパルスを供給する第２のテスト手段と、 前記第３のテストサイクルに続く第４のテストサイクル
においては前記テスト動作モードとして前記第１のクロ
ック入力ピンに前記スキャン用クロックパルス列を供給
し、これによって前記第１及び前記第２のフリップフロ
ップの前記クロック入力端子に前記スキャン用クロック
パルス列を供給すると共に、前記スキャン用クロックパ
ルス列で前記第１及び前記第２のフリップフロップのデ
ータをスキャンアウトすべく前記スキャンパス回路を制
御する第３のテスト手段とを有し、前記第１、前記第２、及び前記第３のテスト手段の順次
動作を繰り返すことを特徴とする論理集積回路のテスト
装置。 - 【請求項２】 第１及び第２のフリップフロップを有す
る論理集積回路のテストを行うテスト装置において、 前記論理集積回路に設けられ、第１及び第２のクロック
入力ピンと、 前記論理集積回路に設けられ、ノ一マル動作モードでは
前記第１及び前記第２のクロック入力ピンを前記第１及
び前記第２のフリップフロップのクロック入力端子にそ
れぞれ接続し、テスト動作モードでは前記第１のクロッ
ク入力ピンを前記第１及び前記第２のフリップフロップ
のクロック入力端子に接続するクロック入力ピン切替回
路と、 ノ一マル動作モードでは前記第１及び前記第２のクロッ
ク入力ピンに互に位相の異なる第１及び第２のクロック
パルスをそれぞれ供給し、テスト動作モードでは前記第
１のクロック入力ピンにスキャン用クロックパルス列を
供給するテスト手段と、 前記論理集積回路に設けられ、テスト動作モードにおい
て前記第１及び前記第２のフリップフロップの前記クロ
ック入力端子に供給される前記スキャン用クロックパル
ス列で前記第１及び前記第２のフリップフロップにデー
タのスキャン動作を行わせるスキャンパス回路とを有
し、 前記テスト手段は、 第１のテストサイクルにおいて前記テスト動作モードと
して前記第１のクロック入力ピンに前記スキャン用クロ
ックパルス列を供給し、これによって前記第１及び前記
第２のフリップフロップの前記クロック入力端子に前記
スキャン用クロックパルス列を供給すると共に、前記ス
キャン用クロックパルス列で前記第１及び前記第２のフ
リップフロップにデータをスキャンインすべく前記スキ
ャンパス回路を制御する第１のテスト手段と、 前記第１のテストサイクルに続く第２のテストサイクル
においては前記ノーマル動作モードとして、前記第１の
クロック入力ピンに前記第２のテストサイクルの期間よ
りも短いパルス幅を有する前記第１のクロックパルスを
供給し、これによって前記第１のフリップフロップの前
記クロック入力端子に前記第１のクロックパルスを供給
すると共に、前記第２のテストサイクルに続く第３のテ
ストサイクルにおいては前記ノーマル動作モードとし
て、前記第２のクロック入力ピンに前記第３のテストサ
イクルの期間に等しいパルス幅を有する前記第２のクロ
ックパルスを供給し、これによって前記第２のフリップ
フロップの前記クロック入力端子に前記第２のクロック
パルスを供給する第２のテスト手段と、 前記第３のテストサイクルに続く第４のテストサイクル
においては前記テスト動作モードとして前記第１のクロ
ック入力ピンに前記スキャン用クロックパルス列を供給
し、これによって前記第１及び前記第２のフリップフロ
ップの前記クロック入力端子に前記スキャン用クロック
パルス列を供給すると共に、前記スキャン用クロックパ
ルス列で前記第１及び前記第２のフリップフロップのデ
ータをスキャンアウトすべく前記スキャンパス回路を制
御する第３のテスト手段とを有し、前記第１、前記第２、及び前記第３のテスト手段の順次
動作を繰り返すことを特徴とする論理集積回路のテスト
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11815397A JP3328160B2 (ja) | 1997-05-08 | 1997-05-08 | 論理集積回路のテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11815397A JP3328160B2 (ja) | 1997-05-08 | 1997-05-08 | 論理集積回路のテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307167A JPH10307167A (ja) | 1998-11-17 |
| JP3328160B2 true JP3328160B2 (ja) | 2002-09-24 |
Family
ID=14729414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11815397A Expired - Fee Related JP3328160B2 (ja) | 1997-05-08 | 1997-05-08 | 論理集積回路のテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3328160B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4023598B2 (ja) | 2001-11-20 | 2007-12-19 | 株式会社日立製作所 | 半導体集積回路装置 |
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-
1997
- 1997-05-08 JP JP11815397A patent/JP3328160B2/ja not_active Expired - Fee Related
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| JPH10307167A (ja) | 1998-11-17 |
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