JPH0313680B2 - - Google Patents
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- Publication number
- JPH0313680B2 JPH0313680B2 JP16868983A JP16868983A JPH0313680B2 JP H0313680 B2 JPH0313680 B2 JP H0313680B2 JP 16868983 A JP16868983 A JP 16868983A JP 16868983 A JP16868983 A JP 16868983A JP H0313680 B2 JPH0313680 B2 JP H0313680B2
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- JP
- Japan
- Prior art keywords
- dummy
- column
- row
- decoder
- memory cell
- Prior art date
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- Expired - Lifetime
Links
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- 238000012360 testing method Methods 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- 239000000523 sample Substances 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発性半導体メモリに関し、特に紫
外線照射等によりメモリ内容を消去可能な不揮発
性半導体メモリに関する。
外線照射等によりメモリ内容を消去可能な不揮発
性半導体メモリに関する。
近年、マイクロンピユータの急激な発展につれ
て、大きく伸びてきた分野として読出し専用メモ
リ（以下、ROM）という。）がある。ROMは、
構造が比較的簡単で集積度が高く、コストが安
い、又、書込機能はないか、あつてもランダムア
クセスメモリに比較して、性能的には低くてもよ
いとするメモリである。
て、大きく伸びてきた分野として読出し専用メモ
リ（以下、ROM）という。）がある。ROMは、
構造が比較的簡単で集積度が高く、コストが安
い、又、書込機能はないか、あつてもランダムア
クセスメモリに比較して、性能的には低くてもよ
いとするメモリである。
最も基本的なROMは、IC製造工程で使用する
マスクのパターンに情報を入れておくもので、マ
スクROMと呼ばれる。メモリ内容の変更は不可
能であるが、書込みの確実性、記憶の安定性が非
常によく、同一記憶内容のものと大量に作る場合
には単価が安くなる利点があるが、少量多品種製
品には適さず、ユーザからそのパターン情報を入
手したから製品となるまで相当の期間を要する。
一方、使用者がフイールドで自由にメモリ内容を
書込めるよにしたROMがプログラム可能ROM
で、本発明における紫外線照射等によりメモリ内
容を消去可能な不揮発性半導体メモリ（以下
EPROMという。）はこの一種である。EPROM
は紫外線照射のために特殊なパツケージが必要で
あり、ROMに比べ単価が高いという欠点があ
る。しかし、フイールドでの利用性に優れており
大きな市場を形成している。
マスクのパターンに情報を入れておくもので、マ
スクROMと呼ばれる。メモリ内容の変更は不可
能であるが、書込みの確実性、記憶の安定性が非
常によく、同一記憶内容のものと大量に作る場合
には単価が安くなる利点があるが、少量多品種製
品には適さず、ユーザからそのパターン情報を入
手したから製品となるまで相当の期間を要する。
一方、使用者がフイールドで自由にメモリ内容を
書込めるよにしたROMがプログラム可能ROM
で、本発明における紫外線照射等によりメモリ内
容を消去可能な不揮発性半導体メモリ（以下
EPROMという。）はこの一種である。EPROM
は紫外線照射のために特殊なパツケージが必要で
あり、ROMに比べ単価が高いという欠点があ
る。しかし、フイールドでの利用性に優れており
大きな市場を形成している。
ところで、EPROMの記憶の安定性、すなわち
情報書込み後の保持特性は極めて良好であり、
ROMの代わりとして十分使用出来るものである
ことが知られている。そこで、特殊なパツケージ
を使用せず、プラスチツクパツケージ等ROMと
同様なパツケージとしてメモリ内容の消去は無く
し、１回の書込みのみに限定して使用することに
より、小量多品種はもちろん、大量に使う場合で
も単価は極めて安くなり、フイールドでの利便性
もあり、ユーザが製品を入手するのも短期間とな
り得るEPROM（以下、ワンライトEPROMとい
う。）が考えられた。しかし、この場合、製品と
しての機能チエツクは組立前のウエーハの状態の
ときだけとなり、組立後は、全くデータが記憶さ
れていない状態のみチエツクに限定されてしまう
ことになる。単価は安いが、ユーザにおけるデー
タ書込み不良となる製品の混入比率が高いことに
なる。又、通常データの読出し時間、いわゆるア
クセスタイムについても十分チエツク出来ないこ
とになる。
情報書込み後の保持特性は極めて良好であり、
ROMの代わりとして十分使用出来るものである
ことが知られている。そこで、特殊なパツケージ
を使用せず、プラスチツクパツケージ等ROMと
同様なパツケージとしてメモリ内容の消去は無く
し、１回の書込みのみに限定して使用することに
より、小量多品種はもちろん、大量に使う場合で
も単価は極めて安くなり、フイールドでの利便性
もあり、ユーザが製品を入手するのも短期間とな
り得るEPROM（以下、ワンライトEPROMとい
う。）が考えられた。しかし、この場合、製品と
しての機能チエツクは組立前のウエーハの状態の
ときだけとなり、組立後は、全くデータが記憶さ
れていない状態のみチエツクに限定されてしまう
ことになる。単価は安いが、ユーザにおけるデー
タ書込み不良となる製品の混入比率が高いことに
なる。又、通常データの読出し時間、いわゆるア
クセスタイムについても十分チエツク出来ないこ
とになる。
第１図は従来のEPROMの一例の構成を示すブ
ロツク図である。本従来例は入出力８ビツト構成
で、アドレス入力ApからAnにより、列デコーダ
２、行デコーダ３の選択によつてメモリセルマト
リツクス６への情報の入出力が、入出力コントロ
ーラ１によつて入出力バツフア４を介して行われ
る。なお同図で５は列セレクタ、Ｃは制御信号、
Ｏ0〜7は入出力データ信号である。
ロツク図である。本従来例は入出力８ビツト構成
で、アドレス入力ApからAnにより、列デコーダ
２、行デコーダ３の選択によつてメモリセルマト
リツクス６への情報の入出力が、入出力コントロ
ーラ１によつて入出力バツフア４を介して行われ
る。なお同図で５は列セレクタ、Ｃは制御信号、
Ｏ0〜7は入出力データ信号である。
この構成においては、EPROMの機能をチエツ
クするチエツク機能が付加されていないので、上
記のごとく製品としての機能チエツクはウエーハ
において探針によるチエツクしか出来ず、組立以
後においては十分なチエツクが出来ないと言う欠
点がある。
クするチエツク機能が付加されていないので、上
記のごとく製品としての機能チエツクはウエーハ
において探針によるチエツクしか出来ず、組立以
後においては十分なチエツクが出来ないと言う欠
点がある。
本発明の目的は、上記欠点を除去することによ
り、試験回路を備えた高歩留り、高信頼性の不揮
発性半導体メモリを提供することにある。
り、試験回路を備えた高歩留り、高信頼性の不揮
発性半導体メモリを提供することにある。
本発明の不揮発性半導体メモリは、行方向及び
列方向に配列された複数のメモリセルと備え、指
定されたアドレスに通常のデータを書込み、指定
されたアドレスからデータを読出すメモリセルマ
トリツクスと、このメモリセルマトリツクスの行
方向のメモリセルと対応する複数のダミーセルを
備えかつ前記メモリセルマトリツクスを挟んで設
けられ、選択状態のとき指定されたアドレスにテ
スト用のデータを書込み、指定されたアドレスか
らデータを読出す少くとも２つの行ダミーセル群
と、前記メモリセルマトリツクスの列方向のメモ
リセルと対応する複数のダミーセルを備えかつ前
記メモリセルマトリツクスへの書込みデータ及び
このメモリセルマトリツクスからの読出しデータ
の各ビツトと対応して設けられ、選択状態のとき
指定されたアドレスにテスト用のデータを書込
み、指定されたアドレスからデータを読出す複数
の列ダミーセル群と、活性化時に第１のアドレス
入力により前記メモリセルマトリツクス及び列ダ
ミーセル群の行アドレスを指定する行デコーダと
活性化時に第２のアドレス入力により前記メモリ
セルマトリツクス及び行ダミーセル群の列アドレ
スを指定する列デコーダ及び列セレクタと、活性
化時に前記少なくともも２つの行ダミーセル群の
うちの１つを選択状態とするダミー行デコーダ
と、活性化時に前記列ダミーセル群を選択状態と
するダミー列デコーダ及びダミー列セレクタと、
前記第１のアドレス入力のうち特定のビツトが電
源電圧以上の所定のレベルのとき前記ダミー行デ
コーダを活性化状態とすると共に前記行デコーダ
を非活性状態とし、前記特定のビツトが前記電源
電圧以下の通常の論理レベルのとき前記ダミー行
デコーダを非活性状態とすると共に前記行デコー
ダを活性化状態とする試験用行アドレスバツフア
と、前記第２のアドレス入力のうちの特定のビツ
トが前記電源電圧以上の所定のレベルのとき前記
ダミー列デコーダ及びダミー列セレクタを活性化
状態とすると共に前記デコーダ及び列セレクタを
非活性状態とし、前記第２のアドレス入力の特定
のビツトが前記電源電圧以下の通常の論理レベル
のとき前記ダミー列デコーダ及びダミー列セレク
タを非活性状態とすると共に前記列デコーダ及び
列セレクタを活性化状態とする試験用列アドレス
バツフアと、前記メモリセルマトリツクス、行ダ
ミーセル群、及び列ダミーセル群への書込み用の
データの伝達、並びに前記メモリセルマトリツク
ス、行ダミーセル群、及び列ダミーセル群から読
出されたデータの外部への出力を行う入出力バツ
フアとを有している。
列方向に配列された複数のメモリセルと備え、指
定されたアドレスに通常のデータを書込み、指定
されたアドレスからデータを読出すメモリセルマ
トリツクスと、このメモリセルマトリツクスの行
方向のメモリセルと対応する複数のダミーセルを
備えかつ前記メモリセルマトリツクスを挟んで設
けられ、選択状態のとき指定されたアドレスにテ
スト用のデータを書込み、指定されたアドレスか
らデータを読出す少くとも２つの行ダミーセル群
と、前記メモリセルマトリツクスの列方向のメモ
リセルと対応する複数のダミーセルを備えかつ前
記メモリセルマトリツクスへの書込みデータ及び
このメモリセルマトリツクスからの読出しデータ
の各ビツトと対応して設けられ、選択状態のとき
指定されたアドレスにテスト用のデータを書込
み、指定されたアドレスからデータを読出す複数
の列ダミーセル群と、活性化時に第１のアドレス
入力により前記メモリセルマトリツクス及び列ダ
ミーセル群の行アドレスを指定する行デコーダと
活性化時に第２のアドレス入力により前記メモリ
セルマトリツクス及び行ダミーセル群の列アドレ
スを指定する列デコーダ及び列セレクタと、活性
化時に前記少なくともも２つの行ダミーセル群の
うちの１つを選択状態とするダミー行デコーダ
と、活性化時に前記列ダミーセル群を選択状態と
するダミー列デコーダ及びダミー列セレクタと、
前記第１のアドレス入力のうち特定のビツトが電
源電圧以上の所定のレベルのとき前記ダミー行デ
コーダを活性化状態とすると共に前記行デコーダ
を非活性状態とし、前記特定のビツトが前記電源
電圧以下の通常の論理レベルのとき前記ダミー行
デコーダを非活性状態とすると共に前記行デコー
ダを活性化状態とする試験用行アドレスバツフア
と、前記第２のアドレス入力のうちの特定のビツ
トが前記電源電圧以上の所定のレベルのとき前記
ダミー列デコーダ及びダミー列セレクタを活性化
状態とすると共に前記デコーダ及び列セレクタを
非活性状態とし、前記第２のアドレス入力の特定
のビツトが前記電源電圧以下の通常の論理レベル
のとき前記ダミー列デコーダ及びダミー列セレク
タを非活性状態とすると共に前記列デコーダ及び
列セレクタを活性化状態とする試験用列アドレス
バツフアと、前記メモリセルマトリツクス、行ダ
ミーセル群、及び列ダミーセル群への書込み用の
データの伝達、並びに前記メモリセルマトリツク
ス、行ダミーセル群、及び列ダミーセル群から読
出されたデータの外部への出力を行う入出力バツ
フアとを有している。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の一実施例の構成を示すブロツ
ク図である。なお、本図は入出力Ｚビツトで構成
されているEPROMの１ビツト分について示した
ものである。
ク図である。なお、本図は入出力Ｚビツトで構成
されているEPROMの１ビツト分について示した
ものである。
本実施例は、行方向及び列方向に配列された複
数のメモリセルを備え、指定されたアドレスに通
常のデータを書込み、指定されたアドレスからデ
ータを読出すメモリセルマトリツクス１６と、こ
のメモリセルマトリツクス１６の行方向のメモリ
セルと対応する複数のダミーセルを備えかつメモ
リセルマトリツクス１６を挟もで設けられ、選択
状態のとき指定されたアドレスにテスト用のデー
タを書込み、指定されたアドレスからデータを読
出す２つの行ダミーセル群２３，２４と、メモリ
セルマトリツクス１６の列方向のメモリセルと対
応する複数のダミーセルを備えかつメモリセルマ
トリツクス１６への書込みデータ及びこのメモリ
セルマトリツクスからの読出しデータの各ビツト
と対応して設けられ、選択状態のとき指定された
アドレスにテスト用のデータを書込み、指定され
たアドレスからデータを読出す複数の列ダミーセ
ル群２５と、活性化時に第１のアドレス入力
Ao+1〜Anによりメモリセルマトリツクス１６及
び列ダミーセル群２５の行アドレスを指定する行
デコーダ１３と、活性化時に第２のアドレス入力
Ap〜Aoによりメモリセルマトリツクス１６及び
行ダミーセル群２３，２４の列アドレスを指定す
る列デコーダ１２及び列セレクタ１５と、活性化
時に２つの行ダミーセル群２３，２４のうちの１
つを選択状態とするダミー行デコーダ２０，２１
と、活性化時に列ダミーセル群２５を選択状態と
するダミー列デコーダ１９及びダミー列セレクタ
２２と第１のアドレス入力Ao+1〜Anのうちの特
定のビツトAnが電源電圧以上の所定のレベルの
ときダミー行デコーダ２０，２１を活性化状態と
すると共に行デコーダ１３を非活性状態とし、特
定のビツトAnが電源電圧以下の通常の論理レベ
ルのときダミー行デコーダ２０，２１を非活性状
態とすると共に行デコーダ１３を活性化状態とす
る試験用行アドレスバツフア（BX）１８と、特
定のビツトAoが電源電圧以上の所定のレベルの
ときダミー列デコーダ１９及びダミー列セレクタ
２２を活性化状態とすると共に列デコーダ１２及
び列セレクタ１５を非活性状態とし、特定のビツ
トAoが電源電圧以下の通常の論理レベルのとき
ダミー列デコーダ１９及びダミー列セレクタ２２
を非活性状態とすると共に列デコーダ１２及び列
セレクタ１５を活性化状態とする試験用列アドレ
スバツフア（BY）１７と、メモリセルマトリツ
クス１６、行ダミーセル群２３，２４及び列ダミ
ーセル群２５への書込み用のデータの伝達、並び
にメモリセルマトリツクス１６、行ダミーセル群
２３，２４及び列ダミーセル群２５から読出され
たデータの外部への出力を行う入出力バツフア１
４と、この入出力バツフア１４の動作を制御する
入出力コントローラ１１とを有する構成となつて
いる。
数のメモリセルを備え、指定されたアドレスに通
常のデータを書込み、指定されたアドレスからデ
ータを読出すメモリセルマトリツクス１６と、こ
のメモリセルマトリツクス１６の行方向のメモリ
セルと対応する複数のダミーセルを備えかつメモ
リセルマトリツクス１６を挟もで設けられ、選択
状態のとき指定されたアドレスにテスト用のデー
タを書込み、指定されたアドレスからデータを読
出す２つの行ダミーセル群２３，２４と、メモリ
セルマトリツクス１６の列方向のメモリセルと対
応する複数のダミーセルを備えかつメモリセルマ
トリツクス１６への書込みデータ及びこのメモリ
セルマトリツクスからの読出しデータの各ビツト
と対応して設けられ、選択状態のとき指定された
アドレスにテスト用のデータを書込み、指定され
たアドレスからデータを読出す複数の列ダミーセ
ル群２５と、活性化時に第１のアドレス入力
Ao+1〜Anによりメモリセルマトリツクス１６及
び列ダミーセル群２５の行アドレスを指定する行
デコーダ１３と、活性化時に第２のアドレス入力
Ap〜Aoによりメモリセルマトリツクス１６及び
行ダミーセル群２３，２４の列アドレスを指定す
る列デコーダ１２及び列セレクタ１５と、活性化
時に２つの行ダミーセル群２３，２４のうちの１
つを選択状態とするダミー行デコーダ２０，２１
と、活性化時に列ダミーセル群２５を選択状態と
するダミー列デコーダ１９及びダミー列セレクタ
２２と第１のアドレス入力Ao+1〜Anのうちの特
定のビツトAnが電源電圧以上の所定のレベルの
ときダミー行デコーダ２０，２１を活性化状態と
すると共に行デコーダ１３を非活性状態とし、特
定のビツトAnが電源電圧以下の通常の論理レベ
ルのときダミー行デコーダ２０，２１を非活性状
態とすると共に行デコーダ１３を活性化状態とす
る試験用行アドレスバツフア（BX）１８と、特
定のビツトAoが電源電圧以上の所定のレベルの
ときダミー列デコーダ１９及びダミー列セレクタ
２２を活性化状態とすると共に列デコーダ１２及
び列セレクタ１５を非活性状態とし、特定のビツ
トAoが電源電圧以下の通常の論理レベルのとき
ダミー列デコーダ１９及びダミー列セレクタ２２
を非活性状態とすると共に列デコーダ１２及び列
セレクタ１５を活性化状態とする試験用列アドレ
スバツフア（BY）１７と、メモリセルマトリツ
クス１６、行ダミーセル群２３，２４及び列ダミ
ーセル群２５への書込み用のデータの伝達、並び
にメモリセルマトリツクス１６、行ダミーセル群
２３，２４及び列ダミーセル群２５から読出され
たデータの外部への出力を行う入出力バツフア１
４と、この入出力バツフア１４の動作を制御する
入出力コントローラ１１とを有する構成となつて
いる。
本実例は、アドレス入力ApからAnにより、列
デコーダ１２、行デコーダ１３の選択によりメモ
リセルマトリツクス１６への情報の入出力が入出
力コントローラ１１により入出力バツフア１４を
介して行われる。なお、図において、１５は列セ
レクタ、Ｃは制御信号、zは入出力データ信号
である。
デコーダ１２、行デコーダ１３の選択によりメモ
リセルマトリツクス１６への情報の入出力が入出
力コントローラ１１により入出力バツフア１４を
介して行われる。なお、図において、１５は列セ
レクタ、Ｃは制御信号、zは入出力データ信号
である。
第３図ないし第８図は本実施例の動作を説明す
るための部分的詳細回路図で、第３図は行ダミー
セル群を、第４図は列ダミーセル群とダミー列セ
レクタを、第５図は行デコーダを、第６図は列デ
コーダを、第７図はダミー行デコーダを、第８図
はダミー列デコーダをそれぞれ示している。
るための部分的詳細回路図で、第３図は行ダミー
セル群を、第４図は列ダミーセル群とダミー列セ
レクタを、第５図は行デコーダを、第６図は列デ
コーダを、第７図はダミー行デコーダを、第８図
はダミー列デコーダをそれぞれ示している。
次に、これらの図を参照して、本実施例の動作
について説明する。
について説明する。
第２図において試験用列アドレスバツフア
（BY）１７は、列デコーダ１２へのアドレス入
力ApからAoのうち、Aoに電源電圧以上のある一
定電圧が入力された時に、ダミー列デコーダ１９
をアクテイブに、列デコーダ１２はすべて非選択
になるような信号DAYとその反転信号を出
力する。試験用アドレスバツフア（BX）１８
は、行デコーダ１３へのアドレス入力Ao+1から
Anのうち、Anに電源電圧以上のある一定電圧が
入力されたときに、ダミー行デコーダ２０，２１
をアクテイブに、行デコーダ１３はすべて非選択
になるような信号DAXとその反転信号を出
力する。
（BY）１７は、列デコーダ１２へのアドレス入
力ApからAoのうち、Aoに電源電圧以上のある一
定電圧が入力された時に、ダミー列デコーダ１９
をアクテイブに、列デコーダ１２はすべて非選択
になるような信号DAYとその反転信号を出
力する。試験用アドレスバツフア（BX）１８
は、行デコーダ１３へのアドレス入力Ao+1から
Anのうち、Anに電源電圧以上のある一定電圧が
入力されたときに、ダミー行デコーダ２０，２１
をアクテイブに、行デコーダ１３はすべて非選択
になるような信号DAXとその反転信号を出
力する。
今、アドレス入力Anに高電圧が入力され、ダ
ミー行デコーダ２０，２１がアクテイブになつた
状態を考える。第２図ではダミー行デコーダが２
個配置された場合であり、アドレス入力Ao+1に
よつてどちらかを選択する。このダミー行デコー
ダ２０，２１によつて選択される行線によつて駆
動されるダミーセル群２３，２４はメモリセルマ
トリツクス１６を挟むように配置される。
ミー行デコーダ２０，２１がアクテイブになつた
状態を考える。第２図ではダミー行デコーダが２
個配置された場合であり、アドレス入力Ao+1に
よつてどちらかを選択する。このダミー行デコー
ダ２０，２１によつて選択される行線によつて駆
動されるダミーセル群２３，２４はメモリセルマ
トリツクス１６を挟むように配置される。
第３図は第２図に示す行ダミーセル群２３，２
４の回路図である。M11〜Mxyからなるメモリセ
ルマトリツクス１６に対して、DM11〜DM1y及
びDM21〜DM2yからなるダミーセル群２３，２
４が両端に配置されている。今、列線d11〜d1yの
列線d11が列デコーダ１２によつて選択されたと
する。列線d11には、浮遊ゲート構造を有する絶
縁ゲート型電界効果トランジスタからなるメモリ
セルM11〜Mx1及びダミーセルDM11とDM21のソ
ース（あるいはドレイン）が共通に接続されてい
る。又、各ドレイン（あるいはソース）が接地電
位Ｇに共通に接続され、それらの制御ゲートには
行デコーダ１３あるいはダミー行デコーダ２０，
２１の出力である行線が接続されている。通常の
使用状態ではダミーセルDM11，DM21は無視さ
れ、M11からMx1のメモリセルのみの作動とな
る。ワンライトEPROMとしての使用の場合、
M11からMx1のメモリセルは消去状態にあり、読
出しのみのチエツクでは列線d11のレベルは常に
一定なレベルでしかチエツクされない。更に、書
込み機能チエツクは全く無視されてしまう。そこ
で、DM11，DM21のダミーセルにより、書込み
時、読出し時の機能チエツクを行なうものであ
り、列線d11に対して最低２個のダミーセルによ
つて、DM11，DM21に相反するデータを書込み、
又読出すことにより、M11からMx1のメモリセル
が何らかの欠陥によつて列線d11に与える悪影響
をもチエツク出来る。又、列線d11とd12の間にお
いて、ダミーセルのDM11とDM12，DM21と
DM22に相反するデータを書込むことにより、列
線d11とd12間の短絡等のチエツクも可能であり、
同時に列デコーダ系の回路機能チエツクも可能と
なる。
４の回路図である。M11〜Mxyからなるメモリセ
ルマトリツクス１６に対して、DM11〜DM1y及
びDM21〜DM2yからなるダミーセル群２３，２
４が両端に配置されている。今、列線d11〜d1yの
列線d11が列デコーダ１２によつて選択されたと
する。列線d11には、浮遊ゲート構造を有する絶
縁ゲート型電界効果トランジスタからなるメモリ
セルM11〜Mx1及びダミーセルDM11とDM21のソ
ース（あるいはドレイン）が共通に接続されてい
る。又、各ドレイン（あるいはソース）が接地電
位Ｇに共通に接続され、それらの制御ゲートには
行デコーダ１３あるいはダミー行デコーダ２０，
２１の出力である行線が接続されている。通常の
使用状態ではダミーセルDM11，DM21は無視さ
れ、M11からMx1のメモリセルのみの作動とな
る。ワンライトEPROMとしての使用の場合、
M11からMx1のメモリセルは消去状態にあり、読
出しのみのチエツクでは列線d11のレベルは常に
一定なレベルでしかチエツクされない。更に、書
込み機能チエツクは全く無視されてしまう。そこ
で、DM11，DM21のダミーセルにより、書込み
時、読出し時の機能チエツクを行なうものであ
り、列線d11に対して最低２個のダミーセルによ
つて、DM11，DM21に相反するデータを書込み、
又読出すことにより、M11からMx1のメモリセル
が何らかの欠陥によつて列線d11に与える悪影響
をもチエツク出来る。又、列線d11とd12の間にお
いて、ダミーセルのDM11とDM12，DM21と
DM22に相反するデータを書込むことにより、列
線d11とd12間の短絡等のチエツクも可能であり、
同時に列デコーダ系の回路機能チエツクも可能と
なる。
続いて、アドレス入力Aoに高電圧が入力され、
ダミー列デコーダ１９がアクテイブになつた状態
を考える。第２図ではダミー列デコーダ１９が１
個配置された場合であり、このダミー列デコーダ
１９によつて選択される列線によつて駆動される
列ダミーセル群２５はメモリセルマトリツクス１
６の一端に一列配置される。
ダミー列デコーダ１９がアクテイブになつた状態
を考える。第２図ではダミー列デコーダ１９が１
個配置された場合であり、このダミー列デコーダ
１９によつて選択される列線によつて駆動される
列ダミーセル群２５はメモリセルマトリツクス１
６の一端に一列配置される。
第４図は第２図に示す列ダミーセル群の回路図
である。
である。
行デコーダ１３の出力X11からX1xによつて選
択されるダミーメモリセルDM1〜DMxの浮遊ゲ
ート構造を有する絶縁ゲート型電界効果トランジ
スタからなる列ダミーセル群２５が一列にメモリ
セルマトリツクス１６の一端に配置されている。
この列ダミーセル群２５の各セルのソース（ある
いはドレイン）はダミー列デコーダ１９によつて
選択される列線Ddに接続され、各セルのドレイ
ン（あるいはソース）は接地電位Ｇに接続され、
セルの制御ゲートが行デコーダ１３の出力に接続
されている。通常列デコーダ出力Y11〜Y1yによ
り列セレクタ１５を形成するトランジスタQ1〜
Qyによつて列線d1からdyのいずれかが選択され、
データの入出力がなされる。この場合、列線Dd
に接続されるダミーセルDM1〜DMxは、ダミー
列セレクタを形成するトランジスタQdのゲート
にはダミー列デコーダ１９の出力DY1が出力され
ないので、無視され使用されない。ワンライト
EPROMとして使用の場合、メモリセルマトリツ
クス１６はすべて消去状態にあり、行デコーダ１
３の出力によつて選択され、出力されるデータは
いづれの場合でも一定値でしか読出されない。従
つてデコーダ１３が正常に動作しているか、また
行デコーダ出力間の短絡等は十分にチエツクでき
ない。そこで、ダミー列デコーダ１９の出力DY1
を“Ｈ”レベルにすることにより列線Ddに接続
された列ダミーセルDM1〜DMxに、データの書
込み読出しを行なうことにより、行デコーダ１３
及びその出力間のチエツクを可能ならしめるもの
である。このダミー列デコーダ１９により選択さ
れる列ダミーセル群２５は各入出力ビツトごとに
最低１列づつ配置することにより、各入出力ビツ
トのデータの組合せにより効率よく機能チエツク
が可能となる。従つて、入出力Ｚビツトであれば
Ｚ列のダミーセル群を設けることになる。
択されるダミーメモリセルDM1〜DMxの浮遊ゲ
ート構造を有する絶縁ゲート型電界効果トランジ
スタからなる列ダミーセル群２５が一列にメモリ
セルマトリツクス１６の一端に配置されている。
この列ダミーセル群２５の各セルのソース（ある
いはドレイン）はダミー列デコーダ１９によつて
選択される列線Ddに接続され、各セルのドレイ
ン（あるいはソース）は接地電位Ｇに接続され、
セルの制御ゲートが行デコーダ１３の出力に接続
されている。通常列デコーダ出力Y11〜Y1yによ
り列セレクタ１５を形成するトランジスタQ1〜
Qyによつて列線d1からdyのいずれかが選択され、
データの入出力がなされる。この場合、列線Dd
に接続されるダミーセルDM1〜DMxは、ダミー
列セレクタを形成するトランジスタQdのゲート
にはダミー列デコーダ１９の出力DY1が出力され
ないので、無視され使用されない。ワンライト
EPROMとして使用の場合、メモリセルマトリツ
クス１６はすべて消去状態にあり、行デコーダ１
３の出力によつて選択され、出力されるデータは
いづれの場合でも一定値でしか読出されない。従
つてデコーダ１３が正常に動作しているか、また
行デコーダ出力間の短絡等は十分にチエツクでき
ない。そこで、ダミー列デコーダ１９の出力DY1
を“Ｈ”レベルにすることにより列線Ddに接続
された列ダミーセルDM1〜DMxに、データの書
込み読出しを行なうことにより、行デコーダ１３
及びその出力間のチエツクを可能ならしめるもの
である。このダミー列デコーダ１９により選択さ
れる列ダミーセル群２５は各入出力ビツトごとに
最低１列づつ配置することにより、各入出力ビツ
トのデータの組合せにより効率よく機能チエツク
が可能となる。従つて、入出力Ｚビツトであれば
Ｚ列のダミーセル群を設けることになる。
第５図は第２図に示す一実施例の行デコーダの
一例の回路図である。
一例の回路図である。
第５図において、番号２６は行デコーダ出力バ
ツフアである。第２図に示す試験用行アドレスバ
ツフア１８からの出力が“Ｈ”レベルの場
合行デコーダはトランジスタQDXがオンとなるた
め非選択となり、試験モードになる。従つて、通
常は出力は“Ｌ”レベルになつている。
ツフアである。第２図に示す試験用行アドレスバ
ツフア１８からの出力が“Ｈ”レベルの場
合行デコーダはトランジスタQDXがオンとなるた
め非選択となり、試験モードになる。従つて、通
常は出力は“Ｌ”レベルになつている。
第６図は列デコーダ１２の回路図である。第６
図において、２７は列デコーダ出力バツフアであ
る。試験用列アドレスバツフア１７の出力
が“Ｈ”レベルの場合トランジスタQDYがオンと
なるため、列デコーダは非選択となり、テストモ
ードになる。従つて、通常は出力は“Ｌ”
レベルになつている。
図において、２７は列デコーダ出力バツフアであ
る。試験用列アドレスバツフア１７の出力
が“Ｈ”レベルの場合トランジスタQDYがオンと
なるため、列デコーダは非選択となり、テストモ
ードになる。従つて、通常は出力は“Ｌ”
レベルになつている。
第７図、第８図はダミー列デコーダ２０，２１
およびダミー列デコーダ１９の回路図である。試
験用行アドレスバルフア１８および試験用列アド
レスバツフア１７の出力DAX及びDAYが通常共
に“Ｈ”レベルになつており、トランジスタQdx
及びQdyがオンとなるため、非選択状態にある
が、試験モードで出力DAX及びDAYが“Ｌ”レ
ベルになると、アドレス入力に応じた出力が選択
される。第８図においては、第２図でダミーセル
群２５は１列の場合であるため、アドレス入力は
無いが、２列以上設けた場合には、第７図同様、
アドレス入力で選択可能となる。なお、２８，２
９はそれぞれダミー行デコーダ出力バツフア及び
ダミー列デコーダ出力バツフアである。
およびダミー列デコーダ１９の回路図である。試
験用行アドレスバルフア１８および試験用列アド
レスバツフア１７の出力DAX及びDAYが通常共
に“Ｈ”レベルになつており、トランジスタQdx
及びQdyがオンとなるため、非選択状態にある
が、試験モードで出力DAX及びDAYが“Ｌ”レ
ベルになると、アドレス入力に応じた出力が選択
される。第８図においては、第２図でダミーセル
群２５は１列の場合であるため、アドレス入力は
無いが、２列以上設けた場合には、第７図同様、
アドレス入力で選択可能となる。なお、２８，２
９はそれぞれダミー行デコーダ出力バツフア及び
ダミー列デコーダ出力バツフアである。
なお、上記実施例はＮチヤネル型EPROMにつ
いて説明したがＰチヤネル型及びCMOS型
EPROMの場合も同様に実施出来ることは言うま
でもない。
いて説明したがＰチヤネル型及びCMOS型
EPROMの場合も同様に実施出来ることは言うま
でもない。
以上、詳細に説明したとおり、本発明の不揮発
性半導体メモリは、試験時のみに選択される行線
及び列線に接続されたダミーセル群とそれを選択
する周辺回路からなる試験回路を備えているの
で、製品化された後においても十分に試験するこ
とが出来、高歩り、高信頼性の紫外線照射等によ
りメモリ内容を消去可能な不揮発性半導体メモリ
が得られると言う効果を有している。従つて、本
発明をワンライテイングEPROMに適用すると特
にその効果が発揮される。
性半導体メモリは、試験時のみに選択される行線
及び列線に接続されたダミーセル群とそれを選択
する周辺回路からなる試験回路を備えているの
で、製品化された後においても十分に試験するこ
とが出来、高歩り、高信頼性の紫外線照射等によ
りメモリ内容を消去可能な不揮発性半導体メモリ
が得られると言う効果を有している。従つて、本
発明をワンライテイングEPROMに適用すると特
にその効果が発揮される。
第１図は従来の不揮発性半導体メモリの一例の
構成を示すブロツク図、第２図は本発明の一実施
例の構成を示すブロツク図、第３図ないし第８図
はそれぞれ第２図の部分詳細回路図で、第３図は
行ダミーセル群の、第４図は列ダミーセル群とダ
ミー列セレクタの、第５図は行デコーダの、第６
図は列デコーダの、第７図はダミー行デコーダ
の、第８図はダミー列デコーダの詳細回路図であ
る。 １……入出力コントローラ、２……列デコー
ダ、３……行デコーダ、４……入出力バツフア、
５……列セレクタ、６……メモリセルマトリツク
ス、１１……入出力コントローラ、１２……列デ
コーダ、１３……行デコーダ、１４……入出力バ
ツフア、１５……列セレクタ、１６……メモリセ
ルマトリツクス、１７……試験用列アドレスバツ
フア（BY）、１８……試験用行アドレスバツフ
ア（BX）、１９……ダミー列デコーダ、２０，
２１……ダミー行デコーダ、２２……ダミー列セ
レクタ、２３，２４……行ダミーセル群、２５…
…列ダミーセル群、２６……行デコーダ出力バツ
フア、２７……列デコーダ出力バツフア、２８…
…ダミー行デコーダ出力バツフア、２９……ダミ
ー列デコーダ出力バツフア、Ap〜An……アドレ
ス入力、Ｃ……制御信号、0〜7，Oz……入出
力データ信号、X11〜X1x……行デコーダ出力信
号、Y11〜Y1y……列デコーダ出力信号、DX1，
DX2……ダミー行デコーダ出力信号、DY1……ダ
ミー列デコーダ出力信号、M11〜Axy……メモリ
セル、DM11〜DM1y，DM21〜DM2y，DM1〜
DM2……ダミーメモリセル、d11〜d1y，Dd……
列線、DAX，，DAY，……試験用ア
ドレスバツフア出力、Vcc……電源電圧、Ｇ……
接地電位、Q1，Q2，Qy，Qd，QDX，QDY，Qdx，
QdY……ＮチヤネルMOSトランジスタ。
構成を示すブロツク図、第２図は本発明の一実施
例の構成を示すブロツク図、第３図ないし第８図
はそれぞれ第２図の部分詳細回路図で、第３図は
行ダミーセル群の、第４図は列ダミーセル群とダ
ミー列セレクタの、第５図は行デコーダの、第６
図は列デコーダの、第７図はダミー行デコーダ
の、第８図はダミー列デコーダの詳細回路図であ
る。 １……入出力コントローラ、２……列デコー
ダ、３……行デコーダ、４……入出力バツフア、
５……列セレクタ、６……メモリセルマトリツク
ス、１１……入出力コントローラ、１２……列デ
コーダ、１３……行デコーダ、１４……入出力バ
ツフア、１５……列セレクタ、１６……メモリセ
ルマトリツクス、１７……試験用列アドレスバツ
フア（BY）、１８……試験用行アドレスバツフ
ア（BX）、１９……ダミー列デコーダ、２０，
２１……ダミー行デコーダ、２２……ダミー列セ
レクタ、２３，２４……行ダミーセル群、２５…
…列ダミーセル群、２６……行デコーダ出力バツ
フア、２７……列デコーダ出力バツフア、２８…
…ダミー行デコーダ出力バツフア、２９……ダミ
ー列デコーダ出力バツフア、Ap〜An……アドレ
ス入力、Ｃ……制御信号、0〜7，Oz……入出
力データ信号、X11〜X1x……行デコーダ出力信
号、Y11〜Y1y……列デコーダ出力信号、DX1，
DX2……ダミー行デコーダ出力信号、DY1……ダ
ミー列デコーダ出力信号、M11〜Axy……メモリ
セル、DM11〜DM1y，DM21〜DM2y，DM1〜
DM2……ダミーメモリセル、d11〜d1y，Dd……
列線、DAX，，DAY，……試験用ア
ドレスバツフア出力、Vcc……電源電圧、Ｇ……
接地電位、Q1，Q2，Qy，Qd，QDX，QDY，Qdx，
QdY……ＮチヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 行方向及び列方向に配列された複数のメモリ
セルを備え、指定されたアドレスに通常のデータ
を書込み、指定されたアドレスからデータを読出
すメモリセルマトリツクスと、このメモリセルマ
トリツクスの行方向のメモリセルと対応する複数
のダミーセルを備えかつ前記メモリセルマトリツ
クスを挟んで設けられ、選択状態のとき指定され
たアドレスにテスト用のデータを書込み、指定さ
れたアドレスからデータを読出す少くとも２つの
行ダミーセル群と、前記メモリセルマトリツクス
の列方向のメモリセルと対応する複数のダミーセ
ルを備えかつ前記メモリセルマトリツクスへの書
込みデータ及びこのメモリセルマトリツクスから
の読出しデータの各ビツトと対応して設けられ、
選択状態のとき指定されたアドレスにテスト用の
データを書込み、指定されたアドレスからデータ
を読出す複数の列ダミーセル群と、活性化時に第
１のアドレス入力により前記メモリセルマトリツ
クス及び列ダミーセル群の行アドレスを指定する
行デコーダと、活性化時に第２のアドレス入力に
より前記メモリセルマトリツクス及び行ダミーセ
ル群の列アドレスを指定する列デコーダ及び列セ
レクタと、活性化時に前記少なくとも２つの行ダ
ミーセル群のうちの１つを選択状態とするダミー
行デコーダと、活性化時に前記列ダミーセル群を
選択状態とするダミー列デコーダ及びダミー列セ
レクタと、前記第１のアドレス入力のうちの特定
のビツトが電源電圧以上の所定のレベルのとき前
記ダミー行デコーダを活性化状態とすると共に前
記行デコーダを非活性状態とし、前記特定のビツ
トが前記電源電圧以下の通常の論理レベルのとき
前記ダミー行デコーダを非活性状態とすると共に
前記行デコーダを活性化状態とする試験用行アド
レスバツフアと、前記第２のアドレス入力のうち
の特定のビツトが前記電源電圧以上の所定のレベ
ルのとき前記ダミー列デコーダ及びダミー列セレ
クタを活性化状態とすると共に前記列デコーダ及
び列セレクタを非活性状態とし、前記第２のアド
レス入力の特定のビツトが前記電源電圧以下の通
常の論理レベルのとき前記ダミー列デコーダ及び
ダミー列セレクタを非活性状態とすると共に前記
列デコーダ及び列セレクタを活性化状態とする試
験用列アドレスバツフアと、前記メモリセルマト
リツクス、行ダミーセル群、及び列ダミーセル群
への書込み用のデータの伝達、並びに前記メモリ
セルマトリツクス、行ダミーセル群、及び列ダミ
ーセル群から読出されたデータの外部への出力を
行う入出力バツフアとを有することを特徴とする
不揮発性半導体メモリ。 ２ ダミーセルがメモリセルマトリツクスのメモ
リセルと同一構成の浮遊ゲート構造を有する絶縁
ゲート型電界効果トランジスタからなる特許請求
の範囲第１項記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168689A JPS6059599A (ja) | 1983-09-13 | 1983-09-13 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168689A JPS6059599A (ja) | 1983-09-13 | 1983-09-13 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059599A JPS6059599A (ja) | 1985-04-05 |
| JPH0313680B2 true JPH0313680B2 (ja) | 1991-02-25 |
Family
ID=15872637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168689A Granted JPS6059599A (ja) | 1983-09-13 | 1983-09-13 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059599A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587531B1 (fr) * | 1985-04-26 | 1991-04-26 | Eurotechnique Sa | Memoire morte programmable electriquement une seule fois |
| DE3577167D1 (de) * | 1985-08-28 | 1990-05-17 | Ibm | Verfahren zur schnellen verstaerkungseinstellung in einem modemempfaenger. |
| JPS62177799A (ja) * | 1986-01-30 | 1987-08-04 | Toshiba Corp | 半導体記憶装置 |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| JPS62229600A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS6334800A (ja) * | 1986-07-28 | 1988-02-15 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH07105147B2 (ja) * | 1987-09-09 | 1995-11-13 | 株式会社東芝 | 半導体記憶装置 |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
| KR100704025B1 (ko) * | 2005-09-09 | 2007-04-04 | 삼성전자주식회사 | 셀스트링에 배치되는 더미셀을 가지는 불휘발성 반도체메모리 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
-
1983
- 1983-09-13 JP JP58168689A patent/JPS6059599A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059599A (ja) | 1985-04-05 |
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