半導体記憶装置におけるワード線一括書き換え動作は、ワード線とビット線とが互いに交差する領域に配されたメモリセルのみを書き換える動作と比べて、書き換えるカラム数が多いため必然的に消費電力が増加する。この対策として書き換え動作時に動作領域を制限する手法が提案されている(例えば、特許文献1参照。)。
具体的には、複数のワード線のうちの1本と接続されるセンスアンプのすべてにデータを書き込むという動作と、すべてのワード線を順次アクセスしながらセンスアンプでラッチしたデータをメモリセルに書き込むという動作とを一連の動作として、データを反転して繰り返す。しかしながら、このような手法を採ると、異なる2つの動作モードを連続して実行する必要があるため、2系統の制御回路及びモード切替え回路が必要となり、半導体記憶装置自体の回路規模が増大したり、制御動作が複雑化して評価装置等に制約が生じたりするという問題がある。
一方、半導体記憶装置に対する書き換え耐性評価は、該装置の開発段階における一評価項目に過ぎないことから、評価装置の駆動能力を確保さえすれば、半導体記憶装置の消費電力が問題となることは少ない。
以下、前記の問題を解決すべく、すべての書き換え動作において単一の動作モードで実行されるワード線一括書き換え動作を採用した従来の技術について図面を参照しながら説明する。
図9は従来の半導体記憶装置であって、セルキャパシタに強誘電体材料を用いた強誘電体メモリ装置の回路ブロックを示している。
図9に示すように、外部から指定されたアドレスA0〜Amがアドレスバッファに入力され、アドレスバッファからの出力信号は、ワード線WL〜WLxをそれぞれデコードして選択する行デコーダと、センスアンプブロックSAB0〜SAByをデコードして選択する列デコーダとに入力される。
外部信号CE、WE及びOE等が入力される制御回路からの制御信号によりアドレスバッファ、I/Oバッファ、行デコーダ、列デコーダ及びセンスアンプブロックSAB0〜SAByの動作がそれぞれ制御される。単位メモリのビット構成は8ビットであり、1つのメモリセルはそれぞれ2個ずつのトランジスタと強誘電体キャパシタとから構成される、いわゆる2T2C型メモリセルである。
1本のワード線WLに接続されるn個のメモリセルのうち最初の8個はそれぞれビット線対BL0〜BL7及び/BL0〜/BL7と接続され、列デコーダからのカラム選択信号CSEL0によりセンスアンプブロックSAB0が活性化されることにより、各データ線対DL0〜DL7及び/DL0〜/DL7を介して読み出し動作又は書き込み動作が行なわれる。
図10に1つのセンスアンプブロックSAB0の構成を示し、図11にセンスアンプ及びカラム選択スイッチ部の詳細構成を示す。
図10又は図11に示すように、外部からアクセスされるメモリセルは、ワード線WL及びプレート線CPにより選択的にビット線対BL0〜BL7及び/BL0〜/BL7と接続され、ビット線対BL0〜BL7及び/BL0〜/BL7は各センスアンプSA0〜SA7とそれぞれ接続される。各センスアンプの動作を制御する信号SAPは、センスアンプブロックSAB0〜SAByの各センスアンプに含まれるPチャネル型MOSトランジスタQp4のゲートに共通に入力される。また、各センスアンプに含まれるNチャネル型MOSトランジスタQn4は、起動信号SANE、停止信号SAND及びカラム選択信号CSEL0により制御される。これにより、Pチャネル型MOSトランジスタQp4は、カラム選択信号CSEL0に依らずすべてのカラムにおいて同時に活性化される。一方、Nチャネル型MOSトランジスタQn4は、選択されたカラムのみが活性化される。
ビット線対BL0〜BL7及び/BL0〜/BL7とデータ線対DL0〜DL7及び/DL0〜/DL7をそれぞれ接続するカラム選択スイッチであるNチャネル型MOSトランジスタQn6は、起動信号YS及びカラム選択信号CSEL0により選択的に活性化される。
半導体記憶装置は、メモリセルの書き換え耐性が信頼性の点でより重要な要素となってきており、近年は強誘電体メモリ装置においても、書き換え耐性が比較的に向上しており、評価時間がより長くなる傾向にある。一方、新規の微細化プロセスを用いたメモリコアの開発や製品化においては、書き換え耐性の評価及び出荷前のスクリーニングをより効率良く短時間に行なうことが求められている。そこで、半導体記憶装置の評価を効率良く行なう方法として、1本のワード線に接続されるメモリセルのすべてを同時に選択状態とし、それらすべてのメモリセルに対して一括に書き込みを行なうという技術が開発されている。この動作を極性が互いに反転したデータを用いて繰り返し行なうことにより、短時間に書き換え耐性の評価を行なうことが可能となる。
次に、1本のワード線に接続されるメモリセルのすべてに一括に書き込みを行なう場合のカラム選択スイッチ及びセンスアンプの動作について図12を参照しながら説明する。
まず、図12に示すように、すべてのカラムアドレス0〜yが選択されると、カラム選択信号CSEL0〜CSELyがすべて活性化状態である“H(ハイ)”レベルとなり、続いて、起動信号SAPが活性化状態である“L(ロー)”レベルに遷移することにより、センスアンプを構成するPチャネル型MOSトランジスタQp4がすべて活性化される。
一方、全カラムアドレスにおいて、カラム選択スイッチを構成するPチャネル型MOSトランジスタQp1は、そのゲートに“H”レベルのカラム選択信号CSEL0〜CSELyを受けて非活性化状態にある。さらに、信号SAPと同時に“L”レベルに遷移した信号SANEをゲートに受けるPチャネル型MOSトランジスタQp2と、この時点では“L”レベルである停止信号SANDをゲートに受けるPチャネル型MOSトランジスタQp3が共に活性化される。これにより、カラム選択スイッチから出力される信号SAN0〜SANyが“H”レベルとなって、各センスアンプのNチャネル型MOSトランジスタQn4が活性化され、メモリセルから読み出されたデータに依存するビット線BL、/BLの電位が増幅される。
次に、データを書き込むために停止信号SANDが“H”レベルに遷移すると、Pチャネル型MOSトランジスタQp3が非活性化し、且つNチャネル型MOSトランジスタQn3が活性化される。このとき、すべてのカラムアドレスにおいて、そのゲートに“H”レベルのカラム選択信号CSEL0〜CSELyを受けるNチャネル型MOSトランジスタQn1も活性化状態にあるため、信号SAN0〜SANyが一時的に“L”レベルとなって、Nチャネル型MOSトランジスタQn4が非活性化される。このセンスアンプに接地電源を供給するNチャネル型MOSトランジスタQn4が非活性化された間に、カラム選択スイッチの制御信号YS及びYS0〜YSyを所定時間だけ“H”レベルに遷移することにより、Nチャネル型MOSトランジスタQn6を介してビット線対BL0〜BLn及び/BL0〜/BLnとデータ線対DL0〜DL7及び/DL0〜/DL7とがそれぞれ接続されて全カラムにわたってデータの書き換えが行なわれる。
特開2000−173296号公報
(第1の実施形態)
本発明の第1の実施形態について図面を参照しながら説明する。
図1は本発明の第1の実施形態に係る半導体記憶装置の回路ブロックを示している。
図1に示すように、半導体記憶装置10には、複数のワード線WL0〜WLx(但し、xは1以上の整数である。)及びこれと交差する複数のビット線BL0,/BL0〜BLn,/BLn(但し、nは1以上の整数である。)とそれぞれ接続され、例えば2T2C型の複数のメモリセル(図示せず)が行列状に配置されてなるメモリセルアレイ20と、該メモリセルアレイ20の周辺回路部を構成する、センスアンプ21、アドレスバッファ22、行デコーダ23、列デコーダ24、制御回路25及びI/Oバッファ26とを有している。
センスアンプ21は、(y+1)個(但し、yは1以上の整数である。)のブロックSAB0〜SAB7に分割され、例えば第1のセンスアンプブロックSAB0は8対のビット線対BL0,/BL0〜BL7,/BL7と接続されている。
アドレスバッファ22は外部から指定されたアドレスA0〜Am(但し、mは1以上の整数である。)をラッチして、行デコーダ23及び列デコーダ24に出力する。
行デコーダ23は、アドレスバッファ22からの出力信号を受け、ワード線WL〜WLxをそれぞれデコードして選択し、列デコーダ24は、アドレスバッファ22からの出力信号を受け、各センスアンプブロックSAB0〜SAByをデコードして選択する。
制御回路25は、外部からのチップイネーブル信号CE、ライトイネーブル信号WE及びアウトプットイネーブル信号OEを受け、アドレスバッファ22、行デコーダ23、列デコーダ24、制御回路25及びI/Oバッファ26にそれぞれ所定の制御信号を出力する。
図2にセンスアンプブロックSAB0と、該センスアンプブロックSAB0とそれぞれ接続されるビット線対BL0,/BL0〜BL7,/BL7、データ線対DL0,/DL0〜DL7,/DL7及びメモリセル30の詳細構成を示す。
図2に示すように、例えばビット線対BL0,/BL0と接続される1つのセンスアンプは、それぞれがPチャネル型MOSトランジスタQp5及びNチャネル型MOSトランジスタQn5からなるインバータ対がクロスカップルされた、いわゆる差動増幅型のアンプである。このインバータ対には、該インバータ対に電源電位を供給するPチャネル型MOSトランジスタQp4と、接地電位を供給するNチャネル型MOSトランジスタQn4とが接続されている。
Pチャネル型MOSトランジスタQp4は、そのゲートに第1のセンスアンプ起動信号SAPが入力され、ソースが電源と接続され、ドレインがPチャネル型MOSトランジスタQp5同士の共有ソースと接続されている。従って、Pチャネル型MOSトランジスタQp4はカラム選択信号に依らずすべてのカラムにおいて同時に活性化される。
一方、Nチャネル型MOSトランジスタQn4は、そのゲートにカラム選択信号により選択的に活性化された第2のセンスアンプ起動信号SAN0が入力され、ソースが接地され、ドレインがNチャネル型MOSトランジスタQn5同士の共有ソースと接続されている。
また、ビット線対BL0,/BL0〜BLn,/BLnとデータ線対DL0,/DL0〜DL7,/DL7とは、各ビット線対BL0,/BL0等とそれぞれ直列に接続され、且つ各ビット線対間で共有する共有ゲートにカラム選択スイッチ起動信号YS0を受ける複数のNチャネル型MOSトランジスタQn6により選択的に接続される。
図3は本発明の第1の実施形態に係るテストモード判定回路40、カラム選択スイッチ41及びセンスアンプブロックSAB0を示し、図4はテストモード判定回路40の構成例を示している。
図3に示すように、第1の実施形態に係る半導体記憶装置は、第1のセンスアンプ起動信号SAPの外部信号である第1のセンスアンプ外部起動信号SAPEと、ワード線一括書き込みモード選択信号TESTとを入力とし、第1のセンスアンプ起動信号SAPを出力するテストモード判定回路40を備えていることを特徴とする。
図4に示すように、第1の実施形態に係るテストモード判定回路40は、一例として、第1の入力端子にワード線一括書き込みモード選択信号TESTを受けるANDゲート401と、一の入力端子に第1のセンスアンプ外部起動信号SAPEを受け、他の入力端子にANDゲート401の出力を受けるORゲート402とを有している。
ANDゲート401は、第2の入力端子に、直列接続された複数のインバータからなる第1の遅延回路40aを介して第1のセンスアンプ外部起動信号SAPEを受け、第3の入力端子には、第1の遅延回路40aからの第1の遅延信号を受け、直列接続された複数のインバータからなる第2の遅延回路40bを介して第2の遅延信号を受ける。ここで、第1の遅延回路40aによる第1の遅延時間をaとし、第2の遅延回路40bによる第2の遅延時間をbとする。
カラム選択スイッチ41は、図3に示すように、一の入力端子にカラム選択スイッチ外部起動信号YSを受け、他の入力端子にカラムアドレス0のカラム選択信号CSEL0を受け、これらの論理積演算を行なってカラム選択スイッチ起動信号YS0を出力するANDゲート411と、ゲートにカラム選択信号CSEL0を受けるPチャネル型MOSトランジスタQp1及びNチャネル型MOSトランジスタQn1と、ゲートに第2のセンスアンプ外部起動信号SANEを受けるPチャネル型MOSトランジスタQp2及びNチャネル型MOSトランジスタQn2と、第2のセンスアンプ起動信号SAN0を所定時間だけ非活性化させるセンスアンプ停止信号SANDをゲートに受けるPチャネル型MOSトランジスタQp3及びNチャネル型MOSトランジスタQn3とから構成されている。
以下、前記のように構成された半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ41及びセンスアンプブロックSABの動作について図5を参照しながら説明する。
図5に示すように、まず、ワード線一括書き込みモード選択信号TESTを動作サイクルの最初に“H”レベルに固定する。その後、すべてのカラムアドレス0〜yが選択されて、各カラム選択信号CSEL0〜CSELyがすべて活性化状態の“H”レベルに遷移し、その後、第1のセンスアンプ外部起動信号SAPE及び第1のセンスアンプ起動信号SAPが共に“L”レベルに遷移することにより、各センスアンプブロックSAB0〜SAByに含まれるPチャネル型MOSトランジスタQp4が活性化する。
これに対し、すべてのカラムアドレス0〜yにおいて、各カラム選択スイッチ41に含まれるPチャネル型MOSトランジスタQp1は、各カラム選択信号CSEL0〜CSELyが“H”レベルであるため非活性状態であるものの、第1のセンスアンプ外部起動信号SAPE信号と同時に第2のセンスアンプ外部起動信号SANEも“L”レベルに遷移しており、且つセンスアンプ停止信号SANDが“L”レベル状態にあるため、Pチャネル型MOSトランジスタQp2及びQp3が活性化される。これにより、各第2のセンスアンプ起動信号SAN0〜SANyが“H”レベルとなって、各Nチャネル型MOSトランジスタQn4が活性化され、各センスアンプブロックSAB0〜SAByには、各Pチャネル型MOSトランジスタQp4からは電源電位が、各Nチャネル型MOSトランジスタQn4からは接地電位が各センスアンプにそれぞれ供給されるようになる。その結果、メモリセル30から読み出されたデータを反映する電位が各ビット線対BL0,/BL0〜BL7,/BL7において増幅される。
続いて、選択された1本のワード線WLと接続されている各メモリセル30に対してデータが書き込まれるように、センスアンプ停止信号SANDを“H”レベルに遷移させて、各カラム選択スイッチ41に含まれるPチャネル型MOSトランジスタQp3を非活性とする一方、Nチャネル型MOSトランジスタQn3を活性化する。このとき、すべてのカラムアドレス0〜yにおいて、Nチャネル型MOSトランジスタQn1は、各カラム選択信号CSEL0〜CSELyが“H”レベルであり活性状態にあるため、各第2のセンスアンプ起動信号SAN0〜SANyが一時的に“L”レベルとなって、Nチャネル型MOSトランジスタQn4が非活性状態となる。
第1の実施形態の特徴として、テストモード判定回路40において、第1のセンスアンプ外部起動信号SAPEが“L”レベルに遷移した後、第1の遅延回路40aは奇数個のインバータからなるため、第1の遅延時間aの経過後に、その出力信号である第1のセンスアンプ起動信号SAPが“H”レベルに遷移する。その結果、各センスアンプブロックSAB0〜SAByにおけるPチャネル型MOSトランジスタQp4は非活性となる。
このように、各センスアンプブロックSAB0〜SAByにおいて、各センスアンプに接地電位を供給するNチャネル型MOSトランジスタQn4、及び電源電位を供給するPチャネル型MOSトランジスタQp4を非活性状態としている間に、カラム選択スイッチ外部起動信号YS、及びカラム選択スイッチ起動信号YS0〜YSyを所定時間だけ“H”レベルとすることにより、ビット線対BL0,/BL0〜BLn,/BLnとデータ線対DL0,/DL0〜DL7,/DL7がNチャネル型MOSトランジスタQn6を介してそれぞれ接続されて、全カラムのデータの書き換えが行なわれる。
ここで、テストモード判定回路40を構成する第2の遅延回路40bが持つ第2の遅延時間bは、カラム選択スイッチ外部起動信号YS、及びカラム選択スイッチ起動信号YS0〜YSyが活性化される時間より長く設定する必要がある。その後、再び所定期間だけ第1のセンスアンプ起動信号SAPを“L”レベルとし、第2のセンスアンプ起動信号SAN0〜SANyを“H”レベルとすることにより、各センスアンプに接地電位を供給するNチャネル型MOSトランジスタQn4、及び電源電位を供給するPチャネル型MOSトランジスタQp4を活性状態として、各センスアンプを起動することにより、各メモリセル30に所定のデータが書き込まれる。
このように、第1の実施形態によると、1本のワード線WLと接続されたメモリセル30をアクセスするビット線対BL0,/BL0〜BLn,/BLnに対するデータの書き込み時に、センスアンプに電源電位及び接地電位をそれぞれ供給するPチャネル型MOSトランジスタQp4及びNチャネル型MOSトランジスタQn4を非活性とすることにより、データ線対DL0,/DL0〜DL7,/DL7から、これらとNチャネル型MOSトランジスタQn6を介してそれぞれ接続されるビット線対BL0,/BL0〜BLn,/BLnへの書き込みが極めて容易となる。このため、一括書き込み動作モードにおいて、書き込みサイクルを従来と比べて大幅に短縮できるので、書き換え耐性の評価を短時間に行なうことが可能となる。
なお、テストモード判定回路40の回路構成は、図4に示した構成に限られず、同等の機能を有するならば、他の回路構成であってもよい。
(第2の実施形態)
以下、本発明の第2の実施形態について図面を参照しながら説明する。
第2の実施形態においては、第1の実施形態に係る半導体記憶装置と同等の回路構成を用いた、ワード線一括書き込みモードにおける動作の他の形態を示す。
すなわち、ここでは、各ビット線対BL0,/BL0〜BLn,/BLnに対する書き込み期間が完了するまでは、第1のセンスアンプ起動信号SAPを“H”レベル状態に維持してこれを活性化しない構成とする。
図6は本発明の第2の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ41及びセンスアンプブロックSABの動作タイミングを示している。
図6に示すように、まず、ワード線一括書き込みモード選択信号TESTを動作サイクルの最初に“H”レベルにする。その後、すべてのカラムアドレス0〜yが選択されて、各カラム選択信号CSEL0〜CSELyがすべて活性化状態の“H”レベルに遷移する。
続いて、第1のセンスアンプ外部起動信号SAPEを“L”レベルに遷移する。ここで、例えば図7に示すような、遅延時間cを生じさせる偶数個のインバータからなる遅延回路42cを有するテストモード判定回路42を用いると、その出力信号である第1のセンスアンプ起動信号SAPは“H”レベルを維持する。これにより、各センスアンプブロックSAB0〜SAByに含まれるPチャネル型MOSトランジスタQp4はすべて非活性状態のままである。
これに対し、すべてのカラムアドレス0〜yにおいて、各カラム選択スイッチ41に含まれるPチャネル型MOSトランジスタQp1は、各カラム選択信号CSEL0〜CSELyが“H”レベルであるため非活性状態であるものの、第1のセンスアンプ外部起動信号SAPE信号と同時に第2のセンスアンプ外部起動信号SANEも“L”レベルに遷移しており、且つセンスアンプ停止信号SANDが“L”レベル状態にあるため、Pチャネル型MOSトランジスタQp2及びQp3が活性化される。これにより、各第2のセンスアンプ起動信号SAN0〜SANyが“H”レベルとなって、各Nチャネル型MOSトランジスタQn4からセンスアンプに接地電位がそれぞれ供給されるようになる。その結果、メモリセル30から読み出されたデータは、“L”レベル側のビット線BL0等の電位のみが増幅される。
続いて、選択された1本のワード線WLと接続されている各メモリセル30に対してデータが書き込まれるように、センスアンプ停止信号SANDを“H”レベルに遷移させて、各カラム選択スイッチ41に含まれるPチャネル型MOSトランジスタQp3を非活性とする一方、Nチャネル型MOSトランジスタQn3を活性化する。このとき、すべてのカラムアドレス0〜yにおいて、Nチャネル型MOSトランジスタQn1は、各カラム選択信号CSEL0〜CSELyが“H”レベルであり活性状態にあるため、各第2のセンスアンプ起動信号SAN0〜SANyが一時的に“L”レベルとなって、Nチャネル型MOSトランジスタQn4が非活性状態となる。また、第1のセンスアンプ起動信号SAPは“H”レベルであり、各センスアンプブロックSAB0〜SAByに含まれるPチャネル型MOSトランジスタQp4はすべて非活性状態を維持する。
このように、各センスアンプブロックSAB0〜SAByにおいて、各センスアンプに接地電位を供給するNチャネル型MOSトランジスタQn4、及び電源電位を供給するPチャネル型MOSトランジスタQp4を非活性状態としている間に、カラム選択スイッチ外部起動信号YS、及びカラム選択スイッチ起動信号YS0〜YSyを所定の時間だけ“H”レベルとすることにより、ビット線対BL0,/BL0〜BLn,/BLnとデータ線対DL0,/DL0〜DL7,/DL7がNチャネル型MOSトランジスタQn6を介してそれぞれ接続されて、全カラムのデータの書き換えが行なわれる。
続いて、第1のセンスアンプ起動信号SAPの信号レベルを、テストモード判定回路42により遅延時間cだけ“H”レベルに維持した後、所定の時間だけ“L”レベルとし、第2のセンスアンプ起動信号SAN0〜SANyを“H”レベルとすることにより、各センスアンプに接地電位を供給するNチャネル型MOSトランジスタQn4、及び電源電位を供給するPチャネル型MOSトランジスタQp4を活性状態として、各センスアンプを起動することにより、各メモリセル30に所定のデータが書き込まれる。
このように、第2の実施形態によると、1本のワード線WLと接続されたメモリセル30をアクセスするビット線対BL0,/BL0〜BLn,/BLnへのデータの書き込み時に、センスアンプに電源電位及び接地電位をそれぞれ供給するPチャネル型MOSトランジスタQp4及びNチャネル型MOSトランジスタQn4を非活性とすることにより、データ線対DL0,/DL0〜DL7,/DL7からの書き込みが極めて容易となるため、一括書き込み動作モードにおいて、書き込みサイクルを従来と比べて大幅に短縮できるので、書き換え耐性の評価を短時間に行なうことが可能となる。
その上、各ビット線対BL0,/BL0〜BLn,/BLnに対する書き込み期間が完了するまでは、第1のセンスアンプ起動信号SAPを“H”レベルの非活性状態に維持することにより、各ビット線対BL0,/BL0〜BLn,/BLnに読み出された“H”レベル側のデータが増幅されないため、データの書き換えがより一層容易となって、一括書き込み動作モードにおいて、書き込みサイクルを従来よりもさらに大幅に短縮できるので、書き換え耐性の評価をさらに短時間で行なうことが可能となる。
なお、各ビット線対BL0,/BL0〜BLn,/BLnに対する書き込み期間が完了するまで起動しない信号を、第2のセンスアンプ起動信号SAN0のみとした場合であっても同様の効果があることはいうまでもない。
(第3の実施形態)
以下、本発明の第3の実施形態について図面を参照しながら説明する。
第3の実施形態においては、第1の実施形態に係る半導体記憶装置と同等の回路構成を用いた、ワード線一括書き込みモードにおける動作のさらに他の形態を示す。
すなわち、各ビット線対BL0,/BL0〜BLn,/BLnに対する書き込み期間が完了するまでは、第1のセンスアンプ起動信号SAPを“H”レベルとし、且つ、第2のセンスアンプ起動信号SAN0〜SANyを“L”レベルとして、これらを共に活性化しない構成とする。
図8は本発明の第3の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ41及びセンスアンプブロックSABの動作タイミングを示している。
図8に示すように、まず、ワード線一括書き込みモード選択信号TESTを動作サイクルの最初に“H”レベルにする。その後、センスアンプ停止信号SANDを“H”レベルに遷移させ、続いて、すべてのカラムアドレス0〜yが選択されて、各カラム選択信号CSEL0〜CSELyがすべて活性化状態の“H”レベルに遷移する。これにより、その後、第2のセンスアンプ外部起動信号SANEを“L”レベルとして、カラム選択スイッチ41におけるNチャネル型MOSトランジスタQn2を非活性状態としても、各カラム選択信号CSEL0〜CSELy及びセンスアンプ停止信号SANDが共に“H”レベレベルであるため、Pチャネル型MOSトランジスタQp1,Qp3が非活性状態で且つNチャネル型MOSトランジスタQn1,Qn3が活性状態となる。このため、第2のセンスアンプ起動信号SAN0〜SANmはすべて“L”レベルとなり、センスアンプにおけるNチャネル型MOSトランジスタQn4は非活性状態を維持する。
また、第2のセンスアンプ外部起動信号SANEが“L”レベルになるのと同時に、第1のセンスアンプ外部起動信号SAPEを“L”レベルに遷移しても、例えば図7に示すような第2の実施形態と同等の構成を持つテストモード判定回路42を用いることにより、その出力信号である第1のセンスアンプ起動信号SAPは“H”レベルを維持するため、各センスアンプブロックSAB0〜SAByに含まれるPチャネル型MOSトランジスタQp4はすべて非活性状態のままである。従って、指定されたワード線WLにより活性化されたメモリセル30から読み出されたデータは“H”レベルデータ及び“L”レベルデータのいずれもが増幅されることはない。
続いて、Nチャネル型MOSトランジスタQn4及びPチャネル型MOSトランジスタQp4が非活性状態にある間に、カラム選択スイッチ外部起動信号YS、及びカラム選択スイッチ起動信号YS0〜YSyを所定の時間だけ“H”レベルとすることにより、ビット線対BL0,/BL0〜BLn,/BLnとデータ線対DL0,/DL0〜DL7,/DL7がNチャネル型MOSトランジスタQn6を介してそれぞれ接続されて、全カラムのデータの書き換えが行なわれる。
続いて、所定期間だけ第1のセンスアンプ起動信号SAPを“L”レベルとし、第2のセンスアンプ起動信号SAN0〜SANyを“H”レベルとすることにより、各センスアンプに接地電位を供給するNチャネル型MOSトランジスタQn4、及び電源電位を供給するPチャネル型MOSトランジスタQp4を活性状態として、各センスアンプを起動することにより、各メモリセル30に所定のデータが書き込まれる。
このように、第3の実施形態によると、1本のワード線WLと接続されたメモリセル30をアクセスするビット線対BL0,/BL0〜BLn,/BLnへのデータの書き込み時に、センスアンプに電源電位及び接地電位をそれぞれ供給するPチャネル型MOSトランジスタQp4及びNチャネル型MOSトランジスタQn4を非活性とすることにより、データ線対DL0,/DL0〜DL7,/DL7からの書き込みが極めて容易となる。
その上、第3の実施形態においては、ビット線対BL0,/BL0〜BLn,/BLnに対する書き込み期間が完了するまでは、第1のセンスアンプ起動信号SAPを“H”レベルとし、且つ第2のセンスアンプ起動信号SAN0〜SANyを“L”として、いずれも活性化しないことにより、各ビット線対BL0,/BL0〜BLn,/BLnに読み出された“H”レベル及び“L”レベルのデータが増幅されることがない。その結果、データの書き換えがより一層容易となるので、一括書き込み動作モードにおいても従来よりさらに書き込みサイクルを短縮でき、書き換え耐性の評価を短時間に行なうことが可能となる。