JPH0313680B2 - - Google Patents
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- JPH0313680B2 JPH0313680B2 JP16868983A JP16868983A JPH0313680B2 JP H0313680 B2 JPH0313680 B2 JP H0313680B2 JP 16868983 A JP16868983 A JP 16868983A JP 16868983 A JP16868983 A JP 16868983A JP H0313680 B2 JPH0313680 B2 JP H0313680B2
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発性半導体メモリに関し、特に紫
外線照射等によりメモリ内容を消去可能な不揮発
性半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a nonvolatile semiconductor memory, and more particularly to a nonvolatile semiconductor memory whose memory contents can be erased by ultraviolet irradiation or the like.
近年、マイクロンピユータの急激な発展につれ
て、大きく伸びてきた分野として読出し専用メモ
リ（以下、ROM）という。）がある。ROMは、
構造が比較的簡単で集積度が高く、コストが安
い、又、書込機能はないか、あつてもランダムア
クセスメモリに比較して、性能的には低くてもよ
いとするメモリである。
In recent years, with the rapid development of microcomputers, a field called read-only memory (hereinafter referred to as ROM) has grown significantly. ). The ROM is
This memory has a relatively simple structure, high degree of integration, low cost, and has no write function or even if it has a write function, its performance may be lower than that of a random access memory.
最も基本的なROMは、IC製造工程で使用する
マスクのパターンに情報を入れておくもので、マ
スクROMと呼ばれる。メモリ内容の変更は不可
能であるが、書込みの確実性、記憶の安定性が非
常によく、同一記憶内容のものと大量に作る場合
には単価が安くなる利点があるが、少量多品種製
品には適さず、ユーザからそのパターン情報を入
手したから製品となるまで相当の期間を要する。
一方、使用者がフイールドで自由にメモリ内容を
書込めるよにしたROMがプログラム可能ROM
で、本発明における紫外線照射等によりメモリ内
容を消去可能な不揮発性半導体メモリ（以下
EPROMという。）はこの一種である。EPROM
は紫外線照射のために特殊なパツケージが必要で
あり、ROMに比べ単価が高いという欠点があ
る。しかし、フイールドでの利用性に優れており
大きな市場を形成している。 The most basic type of ROM stores information in the mask pattern used in the IC manufacturing process, and is called a mask ROM. Although it is impossible to change the memory contents, the reliability of writing and the stability of storage are very good, and the unit price is low when making large quantities of the same memory contents, but it is not suitable for low-volume, high-mix products. It is not suitable for this purpose, and it takes a considerable amount of time from when the pattern information is obtained from the user until it becomes a product.
On the other hand, programmable ROM is a ROM that allows the user to freely write the memory contents using fields.
In the present invention, the non-volatile semiconductor memory (hereinafter referred to as
It's called EPROM. ) is one type of this. EPROM
ROM requires a special package for UV irradiation, and has the disadvantage of being more expensive than ROM. However, it has excellent usability in the field and has formed a large market.
ところで、EPROMの記憶の安定性、すなわち
情報書込み後の保持特性は極めて良好であり、
ROMの代わりとして十分使用出来るものである
ことが知られている。そこで、特殊なパツケージ
を使用せず、プラスチツクパツケージ等ROMと
同様なパツケージとしてメモリ内容の消去は無く
し、１回の書込みのみに限定して使用することに
より、小量多品種はもちろん、大量に使う場合で
も単価は極めて安くなり、フイールドでの利便性
もあり、ユーザが製品を入手するのも短期間とな
り得るEPROM（以下、ワンライトEPROMとい
う。）が考えられた。しかし、この場合、製品と
しての機能チエツクは組立前のウエーハの状態の
ときだけとなり、組立後は、全くデータが記憶さ
れていない状態のみチエツクに限定されてしまう
ことになる。単価は安いが、ユーザにおけるデー
タ書込み不良となる製品の混入比率が高いことに
なる。又、通常データの読出し時間、いわゆるア
クセスタイムについても十分チエツク出来ないこ
とになる。 By the way, the storage stability of EPROM, that is, the retention characteristics after information is written, is extremely good.
It is known that it can be used as a sufficient substitute for ROM. Therefore, instead of using a special package, we use a package similar to ROM, such as a plastic package, which eliminates the need to erase the memory contents and is limited to one-time writing, so that it can be used not only in small quantities of many types, but also in large quantities. EPROM (hereinafter referred to as "one-write EPROM") was considered because even if the unit price is extremely low, it is convenient in the field, and it can be obtained by users in a short period of time. However, in this case, the functionality of the product is checked only when the wafer is in its pre-assembly state, and after assembly, it is limited to checking only when no data is stored. Although the unit price is low, there is a high proportion of products that cause data writing defects to users. Furthermore, it is not possible to sufficiently check the normal data read time, so-called access time.
第１図は従来のEPROMの一例の構成を示すブ
ロツク図である。本従来例は入出力８ビツト構成
で、アドレス入力ApからAnにより、列デコーダ
２、行デコーダ３の選択によつてメモリセルマト
リツクス６への情報の入出力が、入出力コントロ
ーラ１によつて入出力バツフア４を介して行われ
る。なお同図で５は列セレクタ、Ｃは制御信号、
Ｏ0〜7は入出力データ信号である。 FIG. 1 is a block diagram showing the configuration of an example of a conventional EPROM. This conventional example has an 8-bit input/output configuration, and the input/output of information to the memory cell matrix 6 is controlled by the input/output controller 1 by selecting the column decoder 2 and row decoder 3 using address inputs A p to A n. Therefore, it is performed via the input/output buffer 4. In the figure, 5 is a column selector, C is a control signal,
O0-7 are input/output data signals .
この構成においては、EPROMの機能をチエツ
クするチエツク機能が付加されていないので、上
記のごとく製品としての機能チエツクはウエーハ
において探針によるチエツクしか出来ず、組立以
後においては十分なチエツクが出来ないと言う欠
点がある。 In this configuration, a check function for checking the EPROM function is not added, so as mentioned above, the function check for the product can only be performed by checking with a probe on the wafer, and it may not be possible to perform a sufficient check after assembly. There is a drawback.
本発明の目的は、上記欠点を除去することによ
り、試験回路を備えた高歩留り、高信頼性の不揮
発性半導体メモリを提供することにある。
An object of the present invention is to provide a high-yield, highly reliable nonvolatile semiconductor memory equipped with a test circuit by eliminating the above drawbacks.
本発明の不揮発性半導体メモリは、行方向及び
列方向に配列された複数のメモリセルと備え、指
定されたアドレスに通常のデータを書込み、指定
されたアドレスからデータを読出すメモリセルマ
トリツクスと、このメモリセルマトリツクスの行
方向のメモリセルと対応する複数のダミーセルを
備えかつ前記メモリセルマトリツクスを挟んで設
けられ、選択状態のとき指定されたアドレスにテ
スト用のデータを書込み、指定されたアドレスか
らデータを読出す少くとも２つの行ダミーセル群
と、前記メモリセルマトリツクスの列方向のメモ
リセルと対応する複数のダミーセルを備えかつ前
記メモリセルマトリツクスへの書込みデータ及び
このメモリセルマトリツクスからの読出しデータ
の各ビツトと対応して設けられ、選択状態のとき
指定されたアドレスにテスト用のデータを書込
み、指定されたアドレスからデータを読出す複数
の列ダミーセル群と、活性化時に第１のアドレス
入力により前記メモリセルマトリツクス及び列ダ
ミーセル群の行アドレスを指定する行デコーダと
活性化時に第２のアドレス入力により前記メモリ
セルマトリツクス及び行ダミーセル群の列アドレ
スを指定する列デコーダ及び列セレクタと、活性
化時に前記少なくともも２つの行ダミーセル群の
うちの１つを選択状態とするダミー行デコーダ
と、活性化時に前記列ダミーセル群を選択状態と
するダミー列デコーダ及びダミー列セレクタと、
前記第１のアドレス入力のうち特定のビツトが電
源電圧以上の所定のレベルのとき前記ダミー行デ
コーダを活性化状態とすると共に前記行デコーダ
を非活性状態とし、前記特定のビツトが前記電源
電圧以下の通常の論理レベルのとき前記ダミー行
デコーダを非活性状態とすると共に前記行デコー
ダを活性化状態とする試験用行アドレスバツフア
と、前記第２のアドレス入力のうちの特定のビツ
トが前記電源電圧以上の所定のレベルのとき前記
ダミー列デコーダ及びダミー列セレクタを活性化
状態とすると共に前記デコーダ及び列セレクタを
非活性状態とし、前記第２のアドレス入力の特定
のビツトが前記電源電圧以下の通常の論理レベル
のとき前記ダミー列デコーダ及びダミー列セレク
タを非活性状態とすると共に前記列デコーダ及び
列セレクタを活性化状態とする試験用列アドレス
バツフアと、前記メモリセルマトリツクス、行ダ
ミーセル群、及び列ダミーセル群への書込み用の
データの伝達、並びに前記メモリセルマトリツク
ス、行ダミーセル群、及び列ダミーセル群から読
出されたデータの外部への出力を行う入出力バツ
フアとを有している。
The nonvolatile semiconductor memory of the present invention includes a plurality of memory cells arranged in row and column directions, and a memory cell matrix that writes normal data to a specified address and reads data from a specified address. , which has a plurality of dummy cells corresponding to the memory cells in the row direction of this memory cell matrix and is provided across the memory cell matrix, writes test data to a specified address when in a selected state, and writes test data to a specified address. a plurality of dummy cells corresponding to the memory cells in the column direction of the memory cell matrix; A plurality of column dummy cells are provided corresponding to each bit of data read from the test block, and write test data to a specified address when selected, and read data from a specified address. A row decoder that specifies the row address of the memory cell matrix and the group of column dummy cells with a first address input; and a column decoder that specifies the column address of the memory cell matrix and the group of row dummy cells with the second address input when activated. and a column selector, a dummy row decoder that selects one of the at least two row dummy cell groups when activated, and a dummy column decoder and a dummy column selector that select the column dummy cell group when activated. and,
When a specific bit of the first address input is at a predetermined level equal to or higher than the power supply voltage, the dummy row decoder is activated and the row decoder is inactivated, and when the particular bit is equal to or lower than the power supply voltage. a test row address buffer that deactivates the dummy row decoder and activates the row decoder when the voltage is at the normal logic level; When the voltage is at a predetermined level higher than the voltage, the dummy column decoder and dummy column selector are activated and the decoder and column selector are inactivated. A test column address buffer that deactivates the dummy column decoder and dummy column selector and activates the column decoder and column selector when the logic level is normal, the memory cell matrix, and the row dummy cell group. , and an input/output buffer for transmitting data for writing to a group of column dummy cells and outputting data read from the memory cell matrix, a group of row dummy cells, and a group of column dummy cells to the outside. .
以下、本発明の実施例について図面を参照して
説明する。
Embodiments of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例の構成を示すブロツ
ク図である。なお、本図は入出力Ｚビツトで構成
されているEPROMの１ビツト分について示した
ものである。 FIG. 2 is a block diagram showing the configuration of one embodiment of the present invention. Note that this figure shows one bit of EPROM consisting of input/output Z bits.
本実施例は、行方向及び列方向に配列された複
数のメモリセルを備え、指定されたアドレスに通
常のデータを書込み、指定されたアドレスからデ
ータを読出すメモリセルマトリツクス１６と、こ
のメモリセルマトリツクス１６の行方向のメモリ
セルと対応する複数のダミーセルを備えかつメモ
リセルマトリツクス１６を挟もで設けられ、選択
状態のとき指定されたアドレスにテスト用のデー
タを書込み、指定されたアドレスからデータを読
出す２つの行ダミーセル群２３，２４と、メモリ
セルマトリツクス１６の列方向のメモリセルと対
応する複数のダミーセルを備えかつメモリセルマ
トリツクス１６への書込みデータ及びこのメモリ
セルマトリツクスからの読出しデータの各ビツト
と対応して設けられ、選択状態のとき指定された
アドレスにテスト用のデータを書込み、指定され
たアドレスからデータを読出す複数の列ダミーセ
ル群２５と、活性化時に第１のアドレス入力
Ao+1〜Anによりメモリセルマトリツクス１６及
び列ダミーセル群２５の行アドレスを指定する行
デコーダ１３と、活性化時に第２のアドレス入力
Ap〜Aoによりメモリセルマトリツクス１６及び
行ダミーセル群２３，２４の列アドレスを指定す
る列デコーダ１２及び列セレクタ１５と、活性化
時に２つの行ダミーセル群２３，２４のうちの１
つを選択状態とするダミー行デコーダ２０，２１
と、活性化時に列ダミーセル群２５を選択状態と
するダミー列デコーダ１９及びダミー列セレクタ
２２と第１のアドレス入力Ao+1〜Anのうちの特
定のビツトAnが電源電圧以上の所定のレベルの
ときダミー行デコーダ２０，２１を活性化状態と
すると共に行デコーダ１３を非活性状態とし、特
定のビツトAnが電源電圧以下の通常の論理レベ
ルのときダミー行デコーダ２０，２１を非活性状
態とすると共に行デコーダ１３を活性化状態とす
る試験用行アドレスバツフア（BX）１８と、特
定のビツトAoが電源電圧以上の所定のレベルの
ときダミー列デコーダ１９及びダミー列セレクタ
２２を活性化状態とすると共に列デコーダ１２及
び列セレクタ１５を非活性状態とし、特定のビツ
トAoが電源電圧以下の通常の論理レベルのとき
ダミー列デコーダ１９及びダミー列セレクタ２２
を非活性状態とすると共に列デコーダ１２及び列
セレクタ１５を活性化状態とする試験用列アドレ
スバツフア（BY）１７と、メモリセルマトリツ
クス１６、行ダミーセル群２３，２４及び列ダミ
ーセル群２５への書込み用のデータの伝達、並び
にメモリセルマトリツクス１６、行ダミーセル群
２３，２４及び列ダミーセル群２５から読出され
たデータの外部への出力を行う入出力バツフア１
４と、この入出力バツフア１４の動作を制御する
入出力コントローラ１１とを有する構成となつて
いる。 This embodiment includes a memory cell matrix 16 that includes a plurality of memory cells arranged in row and column directions, writes normal data to a specified address, and reads data from a specified address, and It is provided with a plurality of dummy cells corresponding to the memory cells in the row direction of the cell matrix 16, and is provided with the memory cell matrix 16 in between, and writes test data to a specified address when in a selected state, and writes test data to a specified address. It is provided with two row dummy cell groups 23 and 24 for reading data from an address, and a plurality of dummy cells corresponding to the memory cells in the column direction of the memory cell matrix 16, and for reading data written to the memory cell matrix 16 and this memory cell matrix. A plurality of column dummy cell groups 25 are provided corresponding to each bit of read data from the test block, and write test data to a specified address when in a selected state, and read data from a specified address. When the first address is input
A row decoder 13 that specifies the row address of the memory cell matrix 16 and column dummy cell group 25 using A o+1 to A n , and a second address input when activated.
A column decoder 12 and a column selector 15 specify column addresses of the memory cell matrix 16 and row dummy cell groups 23 and 24 by A p to A o , and one of the two row dummy cell groups 23 and 24 when activated.
Dummy row decoders 20 and 21 with one selected state
, the dummy column decoder 19 and dummy column selector 22 which select the column dummy cell group 25 when activated, and a specific bit A n of the first address inputs A o+1 to A n are set to a predetermined value higher than the power supply voltage. When the specific bit A n is at the normal logic level below the power supply voltage, the dummy row decoders 20 and 21 are activated and the row decoder 13 is deactivated. A test row address buffer (BX) 18 that activates the row decoder 13 as well as a dummy column decoder 19 and a dummy column selector 22 when a specific bit A o is at a predetermined level higher than the power supply voltage. is activated and the column decoder 12 and column selector 15 are inactivated, and when the specific bit A o is at a normal logic level below the power supply voltage, the dummy column decoder 19 and dummy column selector 22 are activated.
to the test column address buffer (BY) 17, which deactivates the column decoder 12 and the column selector 15, and the memory cell matrix 16, the row dummy cell groups 23 and 24, and the column dummy cell group 25. An input/output buffer 1 transmits data for writing, and outputs data read from the memory cell matrix 16, row dummy cell groups 23 and 24, and column dummy cell group 25 to the outside.
4 and an input/output controller 11 that controls the operation of the input/output buffer 14.
本実例は、アドレス入力ApからAnにより、列
デコーダ１２、行デコーダ１３の選択によりメモ
リセルマトリツクス１６への情報の入出力が入出
力コントローラ１１により入出力バツフア１４を
介して行われる。なお、図において、１５は列セ
レクタ、Ｃは制御信号、zは入出力データ信号
である。 In this example, the input/output of information to / from the memory cell matrix 16 is performed by the input/output controller 11 via the input/output buffer 14 by selection of the column decoder 12 and row decoder 13 based on address inputs A p to A n. In the figure, 15 is a column selector, C is a control signal, and z is an input/output data signal.
第３図ないし第８図は本実施例の動作を説明す
るための部分的詳細回路図で、第３図は行ダミー
セル群を、第４図は列ダミーセル群とダミー列セ
レクタを、第５図は行デコーダを、第６図は列デ
コーダを、第７図はダミー行デコーダを、第８図
はダミー列デコーダをそれぞれ示している。 3 to 8 are partial detailed circuit diagrams for explaining the operation of this embodiment. FIG. 3 shows a row dummy cell group, FIG. 4 shows a column dummy cell group and a dummy column selector, and FIG. 5 shows a row dummy cell group. 6 shows a row decoder, FIG. 6 shows a column decoder, FIG. 7 shows a dummy row decoder, and FIG. 8 shows a dummy column decoder.
次に、これらの図を参照して、本実施例の動作
について説明する。 Next, the operation of this embodiment will be explained with reference to these figures.
第２図において試験用列アドレスバツフア
（BY）１７は、列デコーダ１２へのアドレス入
力ApからAoのうち、Aoに電源電圧以上のある一
定電圧が入力された時に、ダミー列デコーダ１９
をアクテイブに、列デコーダ１２はすべて非選択
になるような信号DAYとその反転信号を出
力する。試験用アドレスバツフア（BX）１８
は、行デコーダ１３へのアドレス入力Ao+1から
Anのうち、Anに電源電圧以上のある一定電圧が
入力されたときに、ダミー行デコーダ２０，２１
をアクテイブに、行デコーダ１３はすべて非選択
になるような信号DAXとその反転信号を出
力する。 In FIG. 2, the test column address buffer (BY) 17 is a dummy column decoder when a certain voltage higher than the power supply voltage is input to A o among the address inputs A p to A o to the column decoder 12. 19
is active, the column decoder 12 outputs the signal DAY and its inverted signal so that all are unselected. Test address buffer (BX) 18
is from the address input A o+1 to the row decoder 13.
Among A n , when a certain voltage higher than the power supply voltage is input to A n , the dummy row decoders 20 and 21
is active, the row decoder 13 outputs the signal DAX and its inverted signal so that all are unselected.
今、アドレス入力Anに高電圧が入力され、ダ
ミー行デコーダ２０，２１がアクテイブになつた
状態を考える。第２図ではダミー行デコーダが２
個配置された場合であり、アドレス入力Ao+1に
よつてどちらかを選択する。このダミー行デコー
ダ２０，２１によつて選択される行線によつて駆
動されるダミーセル群２３，２４はメモリセルマ
トリツクス１６を挟むように配置される。 Now, consider a state in which a high voltage is input to the address input A n and the dummy row decoders 20 and 21 are activated. In Figure 2, the dummy row decoder is 2
One of them is selected by address input A o+1 . Dummy cell groups 23 and 24 driven by row lines selected by dummy row decoders 20 and 21 are arranged with memory cell matrix 16 in between.
第３図は第２図に示す行ダミーセル群２３，２
４の回路図である。M11〜Mxyからなるメモリセ
ルマトリツクス１６に対して、DM11〜DM1y及
びDM21〜DM2yからなるダミーセル群２３，２
４が両端に配置されている。今、列線d11〜d1yの
列線d11が列デコーダ１２によつて選択されたと
する。列線d11には、浮遊ゲート構造を有する絶
縁ゲート型電界効果トランジスタからなるメモリ
セルM11〜Mx1及びダミーセルDM11とDM21のソ
ース（あるいはドレイン）が共通に接続されてい
る。又、各ドレイン（あるいはソース）が接地電
位Ｇに共通に接続され、それらの制御ゲートには
行デコーダ１３あるいはダミー行デコーダ２０，
２１の出力である行線が接続されている。通常の
使用状態ではダミーセルDM11，DM21は無視さ
れ、M11からMx1のメモリセルのみの作動とな
る。ワンライトEPROMとしての使用の場合、
M11からMx1のメモリセルは消去状態にあり、読
出しのみのチエツクでは列線d11のレベルは常に
一定なレベルでしかチエツクされない。更に、書
込み機能チエツクは全く無視されてしまう。そこ
で、DM11，DM21のダミーセルにより、書込み
時、読出し時の機能チエツクを行なうものであ
り、列線d11に対して最低２個のダミーセルによ
つて、DM11，DM21に相反するデータを書込み、
又読出すことにより、M11からMx1のメモリセル
が何らかの欠陥によつて列線d11に与える悪影響
をもチエツク出来る。又、列線d11とd12の間にお
いて、ダミーセルのDM11とDM12，DM21と
DM22に相反するデータを書込むことにより、列
線d11とd12間の短絡等のチエツクも可能であり、
同時に列デコーダ系の回路機能チエツクも可能と
なる。 FIG. 3 shows the row dummy cell group 23, 2 shown in FIG.
4 is a circuit diagram. For the memory cell matrix 16 consisting of M 11 -M xy , dummy cell groups 23, 2 consisting of DM 11 -DM 1y and DM 21 -DM 2y
4 are placed at both ends. Now, assume that column line d 11 of column lines d 11 to d 1y is selected by column decoder 12. The sources (or drains) of memory cells M 11 to M x1 and dummy cells DM 11 and DM 21 , which are insulated gate field effect transistors having a floating gate structure, are commonly connected to the column line d 11 . Further, each drain (or source) is commonly connected to the ground potential G, and their control gates are connected to a row decoder 13 or a dummy row decoder 20,
The row line which is the output of 21 is connected. In normal use, dummy cells DM 11 and DM 21 are ignored, and only memory cells M 11 to M x1 are activated. When used as a one-write EPROM,
The memory cells M11 to Mx1 are in an erased state, and in read-only checking, the level of column line d11 is always checked only at a constant level. Furthermore, write function checks are completely ignored. Therefore, the dummy cells DM 11 and DM 21 are used to check the functions during writing and reading, and at least two dummy cells are provided for the column line d 11 to check the conflicting data in DM 11 and DM 21 . write,
By reading, it is also possible to check the adverse effect that memory cells M11 to Mx1 have on the column line d11 due to some defect. Also, between column lines d 11 and d 12 , dummy cells DM 11 and DM 12 , DM 21 and
By writing contradictory data to DM 22 , it is also possible to check for short circuits between column lines d 11 and d 12 , etc.
At the same time, it is also possible to check the circuit function of the column decoder system.
続いて、アドレス入力Aoに高電圧が入力され、
ダミー列デコーダ１９がアクテイブになつた状態
を考える。第２図ではダミー列デコーダ１９が１
個配置された場合であり、このダミー列デコーダ
１９によつて選択される列線によつて駆動される
列ダミーセル群２５はメモリセルマトリツクス１
６の一端に一列配置される。 Subsequently, a high voltage is input to the address input A o ,
Consider a state in which the dummy column decoder 19 becomes active. In FIG. 2, the dummy column decoder 19 is 1
The column dummy cell group 25 driven by the column line selected by the dummy column decoder 19 is arranged in the memory cell matrix 1.
6 are arranged in a row at one end.
第４図は第２図に示す列ダミーセル群の回路図
である。 FIG. 4 is a circuit diagram of the column dummy cell group shown in FIG. 2.
行デコーダ１３の出力X11からX1xによつて選
択されるダミーメモリセルDM1〜DMxの浮遊ゲ
ート構造を有する絶縁ゲート型電界効果トランジ
スタからなる列ダミーセル群２５が一列にメモリ
セルマトリツクス１６の一端に配置されている。
この列ダミーセル群２５の各セルのソース（ある
いはドレイン）はダミー列デコーダ１９によつて
選択される列線Ddに接続され、各セルのドレイ
ン（あるいはソース）は接地電位Ｇに接続され、
セルの制御ゲートが行デコーダ１３の出力に接続
されている。通常列デコーダ出力Y11〜Y1yによ
り列セレクタ１５を形成するトランジスタQ1〜
Qyによつて列線d1からdyのいずれかが選択され、
データの入出力がなされる。この場合、列線Dd
に接続されるダミーセルDM1〜DMxは、ダミー
列セレクタを形成するトランジスタQdのゲート
にはダミー列デコーダ１９の出力DY1が出力され
ないので、無視され使用されない。ワンライト
EPROMとして使用の場合、メモリセルマトリツ
クス１６はすべて消去状態にあり、行デコーダ１
３の出力によつて選択され、出力されるデータは
いづれの場合でも一定値でしか読出されない。従
つてデコーダ１３が正常に動作しているか、また
行デコーダ出力間の短絡等は十分にチエツクでき
ない。そこで、ダミー列デコーダ１９の出力DY1
を“Ｈ”レベルにすることにより列線Ddに接続
された列ダミーセルDM1〜DMxに、データの書
込み読出しを行なうことにより、行デコーダ１３
及びその出力間のチエツクを可能ならしめるもの
である。このダミー列デコーダ１９により選択さ
れる列ダミーセル群２５は各入出力ビツトごとに
最低１列づつ配置することにより、各入出力ビツ
トのデータの組合せにより効率よく機能チエツク
が可能となる。従つて、入出力Ｚビツトであれば
Ｚ列のダミーセル群を設けることになる。 Dummy memory cells DM 1 to DM is placed at one end of the
The source (or drain) of each cell in this column dummy cell group 25 is connected to the column line D d selected by the dummy column decoder 19, and the drain (or source) of each cell is connected to the ground potential G.
The control gate of the cell is connected to the output of row decoder 13. Transistors Q 1 ~ forming column selector 15 by normal column decoder outputs Y 11 ~ Y 1y
Q y selects one of the column lines d 1 to d y ,
Data is input and output. In this case, the column line D d
The dummy cells DM 1 to DM x connected to the dummy column decoder 19 are ignored and not used because the output DY 1 of the dummy column decoder 19 is not outputted to the gate of the transistor Q d forming the dummy column selector. one light
When used as an EPROM, the memory cell matrix 16 is all in the erased state and the row decoder 1
The data selected and outputted by the output of 3 is read out only at a constant value in any case. Therefore, it is not possible to sufficiently check whether the decoder 13 is operating normally or whether there is a short circuit between row decoder outputs. Therefore, the output DY 1 of the dummy column decoder 19
The row decoder 13 is set to "H" level to write and read data to column dummy cells DM1 to DMx connected to the column line Dd .
and its output. By arranging at least one column of column dummy cell groups 25 selected by the dummy column decoder 19 for each input/output bit, efficient function checking can be performed by combining data of each input/output bit. Therefore, for input/output Z bits, a Z column of dummy cells is provided.
第５図は第２図に示す一実施例の行デコーダの
一例の回路図である。 FIG. 5 is a circuit diagram of an example of the row decoder of the embodiment shown in FIG. 2.
第５図において、番号２６は行デコーダ出力バ
ツフアである。第２図に示す試験用行アドレスバ
ツフア１８からの出力が“Ｈ”レベルの場
合行デコーダはトランジスタQDXがオンとなるた
め非選択となり、試験モードになる。従つて、通
常は出力は“Ｌ”レベルになつている。 In FIG. 5, number 26 is a row decoder output buffer. When the output from the test row address buffer 18 shown in FIG. 2 is at the "H" level, the row decoder becomes unselected because the transistor QDX is turned on, and the row decoder enters the test mode. Therefore, the output is normally at the "L" level.
第６図は列デコーダ１２の回路図である。第６
図において、２７は列デコーダ出力バツフアであ
る。試験用列アドレスバツフア１７の出力
が“Ｈ”レベルの場合トランジスタQDYがオンと
なるため、列デコーダは非選択となり、テストモ
ードになる。従つて、通常は出力は“Ｌ”
レベルになつている。 FIG. 6 is a circuit diagram of the column decoder 12. 6th
In the figure, 27 is a column decoder output buffer. When the output of the test column address buffer 17 is at the "H" level, the transistor QDY turns on, so the column decoder becomes unselected and enters the test mode. Therefore, normally the output is “L”
It's getting to the level.
第７図、第８図はダミー列デコーダ２０，２１
およびダミー列デコーダ１９の回路図である。試
験用行アドレスバルフア１８および試験用列アド
レスバツフア１７の出力DAX及びDAYが通常共
に“Ｈ”レベルになつており、トランジスタQdx
及びQdyがオンとなるため、非選択状態にある
が、試験モードで出力DAX及びDAYが“Ｌ”レ
ベルになると、アドレス入力に応じた出力が選択
される。第８図においては、第２図でダミーセル
群２５は１列の場合であるため、アドレス入力は
無いが、２列以上設けた場合には、第７図同様、
アドレス入力で選択可能となる。なお、２８，２
９はそれぞれダミー行デコーダ出力バツフア及び
ダミー列デコーダ出力バツフアである。 FIGS. 7 and 8 show dummy column decoders 20 and 21.
and a circuit diagram of a dummy column decoder 19. The outputs DAX and DAY of the test row address buffer 18 and the test column address buffer 17 are normally both at the "H" level, and the transistor Q dx
and Q dy are turned on, so they are in a non-selected state, but when the outputs DAX and DAY go to "L" level in the test mode, the output corresponding to the address input is selected. In FIG. 8, since the dummy cell group 25 in FIG. 2 is in one column, there is no address input, but if two or more columns are provided, as in FIG.
It can be selected by entering the address. In addition, 28,2
9 are a dummy row decoder output buffer and a dummy column decoder output buffer, respectively.
なお、上記実施例はＮチヤネル型EPROMにつ
いて説明したがＰチヤネル型及びCMOS型
EPROMの場合も同様に実施出来ることは言うま
でもない。 Note that although the above embodiment describes an N-channel type EPROM, it also applies to a P-channel type and a CMOS type.
Needless to say, this can be done in the same way for EPROM.
以上、詳細に説明したとおり、本発明の不揮発
性半導体メモリは、試験時のみに選択される行線
及び列線に接続されたダミーセル群とそれを選択
する周辺回路からなる試験回路を備えているの
で、製品化された後においても十分に試験するこ
とが出来、高歩り、高信頼性の紫外線照射等によ
りメモリ内容を消去可能な不揮発性半導体メモリ
が得られると言う効果を有している。従つて、本
発明をワンライテイングEPROMに適用すると特
にその効果が発揮される。
As described above in detail, the nonvolatile semiconductor memory of the present invention includes a test circuit consisting of a dummy cell group connected to row lines and column lines that are selected only during testing, and a peripheral circuit that selects the dummy cells. Therefore, even after the product is commercialized, it can be sufficiently tested, and it has the effect of providing a non-volatile semiconductor memory whose memory contents can be erased by high-speed, high-reliability ultraviolet irradiation, etc. . Therefore, the present invention is particularly effective when applied to a one-writing EPROM.
第１図は従来の不揮発性半導体メモリの一例の
構成を示すブロツク図、第２図は本発明の一実施
例の構成を示すブロツク図、第３図ないし第８図
はそれぞれ第２図の部分詳細回路図で、第３図は
行ダミーセル群の、第４図は列ダミーセル群とダ
ミー列セレクタの、第５図は行デコーダの、第６
図は列デコーダの、第７図はダミー行デコーダ
の、第８図はダミー列デコーダの詳細回路図であ
る。
１……入出力コントローラ、２……列デコー
ダ、３……行デコーダ、４……入出力バツフア、
５……列セレクタ、６……メモリセルマトリツク
ス、１１……入出力コントローラ、１２……列デ
コーダ、１３……行デコーダ、１４……入出力バ
ツフア、１５……列セレクタ、１６……メモリセ
ルマトリツクス、１７……試験用列アドレスバツ
フア（BY）、１８……試験用行アドレスバツフ
ア（BX）、１９……ダミー列デコーダ、２０，
２１……ダミー行デコーダ、２２……ダミー列セ
レクタ、２３，２４……行ダミーセル群、２５…
…列ダミーセル群、２６……行デコーダ出力バツ
フア、２７……列デコーダ出力バツフア、２８…
…ダミー行デコーダ出力バツフア、２９……ダミ
ー列デコーダ出力バツフア、Ap〜An……アドレ
ス入力、Ｃ……制御信号、0〜7，Oz……入出
力データ信号、X11〜X1x……行デコーダ出力信
号、Y11〜Y1y……列デコーダ出力信号、DX1，
DX2……ダミー行デコーダ出力信号、DY1……ダ
ミー列デコーダ出力信号、M11〜Axy……メモリ
セル、DM11〜DM1y，DM21〜DM2y，DM1〜
DM2……ダミーメモリセル、d11〜d1y，Dd……
列線、DAX，，DAY，……試験用ア
ドレスバツフア出力、Vcc……電源電圧、Ｇ……
接地電位、Q1，Q2，Qy，Qd，QDX，QDY，Qdx，
QdY……ＮチヤネルMOSトランジスタ。
FIG. 1 is a block diagram showing the configuration of an example of a conventional nonvolatile semiconductor memory, FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention, and FIGS. 3 to 8 are parts of FIG. 2, respectively. In the detailed circuit diagrams, Fig. 3 shows the row dummy cell group, Fig. 4 shows the column dummy cell group and dummy column selector, and Fig. 5 shows the row decoder.
7 is a detailed circuit diagram of a column decoder, FIG. 7 is a detailed circuit diagram of a dummy row decoder, and FIG. 8 is a detailed circuit diagram of a dummy column decoder. 1... Input/output controller, 2... Column decoder, 3... Row decoder, 4... Input/output buffer,
5... Column selector, 6... Memory cell matrix, 11... Input/output controller, 12... Column decoder, 13... Row decoder, 14... Input/output buffer, 15... Column selector, 16... Memory Cell matrix, 17...Test column address buffer (BY), 18...Test row address buffer (BX), 19...Dummy column decoder, 20,
21...Dummy row decoder, 22...Dummy column selector, 23, 24...Row dummy cell group, 25...
...Column dummy cell group, 26... Row decoder output buffer, 27... Column decoder output buffer, 28...
...Dummy row decoder output buffer, 29...Dummy column decoder output buffer, A p - A n ... Address input, C ... Control signal, 0 - 7 , O z ... Input/output data signal, X 11 - X 1x ...Row decoder output signal, Y11 to Y1y ...Column decoder output signal, DX1 ,
DX 2 ...Dummy row decoder output signal, DY 1 ...Dummy column decoder output signal, M11 ~A xy ...Memory cell, DM11 ~ DM1y , DM21 ~ DM2y , DM1 ~
DM2 ...Dummy memory cell, d11 ~ d1y , Dd...
Column line, DAX,, DAY, ...Test address buffer output, V cc ...Power supply voltage, G...
Ground potential, Q 1 , Q 2 , Q y , Q d , Q DX , Q DY , Q dx ,
Q dY ...N-channel MOS transistor.
Claims (1)
セルを備え、指定されたアドレスに通常のデータ
を書込み、指定されたアドレスからデータを読出
すメモリセルマトリツクスと、このメモリセルマ
トリツクスの行方向のメモリセルと対応する複数
のダミーセルを備えかつ前記メモリセルマトリツ
クスを挟んで設けられ、選択状態のとき指定され
たアドレスにテスト用のデータを書込み、指定さ
れたアドレスからデータを読出す少くとも２つの
行ダミーセル群と、前記メモリセルマトリツクス
の列方向のメモリセルと対応する複数のダミーセ
ルを備えかつ前記メモリセルマトリツクスへの書
込みデータ及びこのメモリセルマトリツクスから
の読出しデータの各ビツトと対応して設けられ、
選択状態のとき指定されたアドレスにテスト用の
データを書込み、指定されたアドレスからデータ
を読出す複数の列ダミーセル群と、活性化時に第
１のアドレス入力により前記メモリセルマトリツ
クス及び列ダミーセル群の行アドレスを指定する
行デコーダと、活性化時に第２のアドレス入力に
より前記メモリセルマトリツクス及び行ダミーセ
ル群の列アドレスを指定する列デコーダ及び列セ
レクタと、活性化時に前記少なくとも２つの行ダ
ミーセル群のうちの１つを選択状態とするダミー
行デコーダと、活性化時に前記列ダミーセル群を
選択状態とするダミー列デコーダ及びダミー列セ
レクタと、前記第１のアドレス入力のうちの特定
のビツトが電源電圧以上の所定のレベルのとき前
記ダミー行デコーダを活性化状態とすると共に前
記行デコーダを非活性状態とし、前記特定のビツ
トが前記電源電圧以下の通常の論理レベルのとき
前記ダミー行デコーダを非活性状態とすると共に
前記行デコーダを活性化状態とする試験用行アド
レスバツフアと、前記第２のアドレス入力のうち
の特定のビツトが前記電源電圧以上の所定のレベ
ルのとき前記ダミー列デコーダ及びダミー列セレ
クタを活性化状態とすると共に前記列デコーダ及
び列セレクタを非活性状態とし、前記第２のアド
レス入力の特定のビツトが前記電源電圧以下の通
常の論理レベルのとき前記ダミー列デコーダ及び
ダミー列セレクタを非活性状態とすると共に前記
列デコーダ及び列セレクタを活性化状態とする試
験用列アドレスバツフアと、前記メモリセルマト
リツクス、行ダミーセル群、及び列ダミーセル群
への書込み用のデータの伝達、並びに前記メモリ
セルマトリツクス、行ダミーセル群、及び列ダミ
ーセル群から読出されたデータの外部への出力を
行う入出力バツフアとを有することを特徴とする
不揮発性半導体メモリ。 ２ ダミーセルがメモリセルマトリツクスのメモ
リセルと同一構成の浮遊ゲート構造を有する絶縁
ゲート型電界効果トランジスタからなる特許請求
の範囲第１項記載の不揮発性半導体メモリ。[Scope of Claims] 1. A memory cell matrix that includes a plurality of memory cells arranged in row and column directions, writes normal data to a specified address, and reads data from a specified address; It is provided with a plurality of dummy cells corresponding to the memory cells in the row direction of the memory cell matrix, and is provided across the memory cell matrix, and writes test data to a specified address when in a selected state, and writes test data to the specified address. a plurality of dummy cells corresponding to memory cells in the column direction of the memory cell matrix; and a plurality of dummy cells for reading data from and to the memory cell matrix. are provided corresponding to each bit of the read data,
A plurality of column dummy cell groups in which test data is written to a specified address when in a selected state and data is read from a specified address; and the memory cell matrix and column dummy cell group in response to a first address input when activated. a column decoder and a column selector that, when activated, specify a column address of the memory cell matrix and row dummy cells by a second address input; a dummy row decoder that selects one of the groups; a dummy column decoder and a dummy column selector that selects the column dummy cell group when activated; When the specific bit is at a predetermined level equal to or higher than the power supply voltage, the dummy row decoder is activated and the row decoder is deactivated, and when the specific bit is at a normal logic level lower than the power supply voltage, the dummy row decoder is activated. a test row address buffer that deactivates the row decoder and activates the row decoder; and the dummy column decoder when a specific bit of the second address input is at a predetermined level equal to or higher than the power supply voltage. and a dummy column selector are activated, and the column decoder and column selector are inactivated, and when a specific bit of the second address input is at a normal logic level below the power supply voltage, the dummy column decoder and the column selector are activated. A test column address buffer that deactivates the dummy column selector and activates the column decoder and column selector, and data for writing to the memory cell matrix, row dummy cell group, and column dummy cell group. 1. A nonvolatile semiconductor memory comprising an input/output buffer for transmitting data and outputting data read from the memory cell matrix, the row dummy cell group, and the column dummy cell group to the outside. 2. The nonvolatile semiconductor memory according to claim 1, wherein the dummy cell is an insulated gate field effect transistor having a floating gate structure identical to that of the memory cell of the memory cell matrix.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168689A JPS6059599A (en) | 1983-09-13 | 1983-09-13 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168689A JPS6059599A (en) | 1983-09-13 | 1983-09-13 | Non-volatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059599A JPS6059599A (en) | 1985-04-05 |
| JPH0313680B2 true JPH0313680B2 (en) | 1991-02-25 |
Family
ID=15872637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168689A Granted JPS6059599A (en) | 1983-09-13 | 1983-09-13 | Non-volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059599A (en) |
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| JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
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1983
- 1983-09-13 JP JP58168689A patent/JPS6059599A/en active Granted
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|---|---|
| JPS6059599A (en) | 1985-04-05 |
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