JPH01155595A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH01155595A JPH01155595A JP62313431A JP31343187A JPH01155595A JP H01155595 A JPH01155595 A JP H01155595A JP 62313431 A JP62313431 A JP 62313431A JP 31343187 A JP31343187 A JP 31343187A JP H01155595 A JPH01155595 A JP H01155595A
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- Japan
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- transistor
- cell
- memory cell
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 27
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は不揮発性半導体記憶装置に係り、特に書込み
、消去が可能なEPROMに関する。
、消去が可能なEPROMに関する。
(従来の技術)
E P ROM (E rasable P rogr
ammable ReadOnly Memory
)セルに対するデータ書込みは電気的に行われ、消去は
紫外線を照射することにより行われる。
ammable ReadOnly Memory
)セルに対するデータ書込みは電気的に行われ、消去は
紫外線を照射することにより行われる。
第4図は従来のEPROMの構成を示すブロック図であ
る。図において、20はアドレスバッファ、21は列デ
コーダ、22は行デコーダ、23は不揮発性トランジス
タをメモリセルとして備えたメモリセルアレイ、24は
列選択回路、25はセンスアンプ、2Bはデータ人出力
バッファであり、27は列デコーダ21、行デコーダ2
2、データ人出力バッファ26などの動作を制御するコ
ントロール回路である。
る。図において、20はアドレスバッファ、21は列デ
コーダ、22は行デコーダ、23は不揮発性トランジス
タをメモリセルとして備えたメモリセルアレイ、24は
列選択回路、25はセンスアンプ、2Bはデータ人出力
バッファであり、27は列デコーダ21、行デコーダ2
2、データ人出力バッファ26などの動作を制御するコ
ントロール回路である。
このような構成において、チップイネーブル信号CEが
“1″レベルから“0“レベルに変化するとコントロー
ル回路27が動作し、各回路にタイミングパルスが供給
される。列デコーダ21はアドレスバッファ20からの
アドレス信号に従って列選択回路24内の1個の列選択
トランジスタ28をオンさせる。また、行デコーダz2
はアドレスバッファ20からのアドレス信号に従ってメ
モリセルアレイ23内の1本のワード線29を選択する
。これにより、メモリセルアレイ23内で1個のメモリ
セル30が選択される。そして、データ書込みの場合に
はデータム出力バッファ2Bからの書込みデータD1n
に応じてビット線31の電位が設定され、ビット線電位
が高電位に設定されたときは、選択されたメモリセルの
フローティングゲートに電子が注入されて書込みが行わ
れる。また、データ読み出しの場合には、対応するビッ
ト線31の電位がセンスアンプ25で検出され、データ
人出力バッファ26を介してD outとして出力され
る。
“1″レベルから“0“レベルに変化するとコントロー
ル回路27が動作し、各回路にタイミングパルスが供給
される。列デコーダ21はアドレスバッファ20からの
アドレス信号に従って列選択回路24内の1個の列選択
トランジスタ28をオンさせる。また、行デコーダz2
はアドレスバッファ20からのアドレス信号に従ってメ
モリセルアレイ23内の1本のワード線29を選択する
。これにより、メモリセルアレイ23内で1個のメモリ
セル30が選択される。そして、データ書込みの場合に
はデータム出力バッファ2Bからの書込みデータD1n
に応じてビット線31の電位が設定され、ビット線電位
が高電位に設定されたときは、選択されたメモリセルの
フローティングゲートに電子が注入されて書込みが行わ
れる。また、データ読み出しの場合には、対応するビッ
ト線31の電位がセンスアンプ25で検出され、データ
人出力バッファ26を介してD outとして出力され
る。
ところで上記のようなデータ書込み動作は、メモリセル
30のゲートとドレインが高電位になりさえすれば通常
の書込みモード以外の場合でも起こり得る。
30のゲートとドレインが高電位になりさえすれば通常
の書込みモード以外の場合でも起こり得る。
このため、従来のEFROMでは通常のデータ書込み後
に、例えばある端子が高電位にさらされた場合などに誤
動作するという問題があり、さらに人為的な誤操作など
によっても誤書込みされ、書込まれたデータが変化して
しまうという問題がある。
に、例えばある端子が高電位にさらされた場合などに誤
動作するという問題があり、さらに人為的な誤操作など
によっても誤書込みされ、書込まれたデータが変化して
しまうという問題がある。
(発明が解決しようとする問題点)
このように従来の不揮発性半導体記憶装置ではデータの
書込み後に誤書込みによりデータが変化する恐れがある
。
書込み後に誤書込みによりデータが変化する恐れがある
。
この発明は上記のような事情を考慮してなされたもので
、その目的はデータ書込み後の誤書込みによるデータの
変化を防止することができる不揮発性半導体記憶装置を
提供することにある。
、その目的はデータ書込み後の誤書込みによるデータの
変化を防止することができる不揮発性半導体記憶装置を
提供することにある。
[発明の構成]
(問題点を解決するための手段)
この発明の不揮発性半導体記憶装置は、不揮発性トラン
ジスタからなるメモリセルを備えたメモリセルアレイと
、少なくとも1ビットのデータが書込み可能なフラグ用
セルと、このフラグ用セルの保持データに基づいて上記
メモリセルアレイ内のメモリセルに対するデータ書込み
動作を禁止する手段とから構成される。
ジスタからなるメモリセルを備えたメモリセルアレイと
、少なくとも1ビットのデータが書込み可能なフラグ用
セルと、このフラグ用セルの保持データに基づいて上記
メモリセルアレイ内のメモリセルに対するデータ書込み
動作を禁止する手段とから構成される。
(作用)
EPROMへのデータ書込み終了後に別個に設けられた
フラグ用セルに書込みを行うことにより、書込み終了情
報をメモリ内に蓄える。または、その情報によって再書
込みを禁止させる。
フラグ用セルに書込みを行うことにより、書込み終了情
報をメモリ内に蓄える。または、その情報によって再書
込みを禁止させる。
(実施例)
以下、図面を魯魚してこの発明の一実施例を説明する。
第1図はこの発明の一実施例の構成を示すEFROMの
書込み系の回路図である。電源電位VCCにPチャネル
MOS)ランジスタ1、NチャネルMOSトランジスタ
2それぞれのゲートが接続されている。トランジスタ1
のソースは書込み電位vppに接続され、トランジスタ
2のソースはアース電位Vssに接続されている。トラ
ンジスタ1とトランジスタ2のドレインは共通接続され
、その共通接続点はANDゲート3の一方の入力端子に
接続されている。ANDゲート3の他方の入力端子はV
ccに接続され、ANDゲート3の出力端子は3人力N
ORゲート5の第1の入力端子に接続されている。NA
NDゲート4の第2の入力端子にはチップイネーブル信
号CEが入力され、NANDゲート4の第3の入力端子
にはアウトプットイネニブル信号OEが入力される。N
ANDゲート4の出力信号はライトイネーブル信号WE
として、NORゲート5の一方の入力端子に人力される
。NORゲート5の他方の入力端子には書込みデータD
inが入力される。NORゲート5の出力端子は一端が
Vl)りに接続されたNチャネルの書込み用MO8hラ
ンジスタロのゲートに接続され、トランジスタ6の他端
はビット線7に接続されている。また、ワード線8には
フローティングゲート形のメモリセル用トランジスタ9
のゲートが接続されており、トランジスタ9の一端はビ
ット線7に、他端はアース電位Vssに接続されている
。また、上記トランジスタ6の一端とVssO間には、
NチャネルMOS)ランジスタlOが接続されている。
書込み系の回路図である。電源電位VCCにPチャネル
MOS)ランジスタ1、NチャネルMOSトランジスタ
2それぞれのゲートが接続されている。トランジスタ1
のソースは書込み電位vppに接続され、トランジスタ
2のソースはアース電位Vssに接続されている。トラ
ンジスタ1とトランジスタ2のドレインは共通接続され
、その共通接続点はANDゲート3の一方の入力端子に
接続されている。ANDゲート3の他方の入力端子はV
ccに接続され、ANDゲート3の出力端子は3人力N
ORゲート5の第1の入力端子に接続されている。NA
NDゲート4の第2の入力端子にはチップイネーブル信
号CEが入力され、NANDゲート4の第3の入力端子
にはアウトプットイネニブル信号OEが入力される。N
ANDゲート4の出力信号はライトイネーブル信号WE
として、NORゲート5の一方の入力端子に人力される
。NORゲート5の他方の入力端子には書込みデータD
inが入力される。NORゲート5の出力端子は一端が
Vl)りに接続されたNチャネルの書込み用MO8hラ
ンジスタロのゲートに接続され、トランジスタ6の他端
はビット線7に接続されている。また、ワード線8には
フローティングゲート形のメモリセル用トランジスタ9
のゲートが接続されており、トランジスタ9の一端はビ
ット線7に、他端はアース電位Vssに接続されている
。また、上記トランジスタ6の一端とVssO間には、
NチャネルMOS)ランジスタlOが接続されている。
トランジスタ10のゲートにはセンスアンプ11を介し
てフラグ用FROMセル■2が接続されている。
てフラグ用FROMセル■2が接続されている。
上記構成でなる回路での書込みの動作は従来と同様であ
る。D in= ” 0 ’ 、CE−“1″、OE−
“1”にされ、vppがVCCに比べである電圧だけ高
くなれば書込みが行われる。すなわち、vppの電圧が
上がるとトランジスタ1.2の接続点の電圧レベルが1
#となり、ANDゲート3の出力レベルは′1″となる
。これにより、CE−“1”、OE−“1#となってい
るNANDゲート4の出力WEは“0”になる。このと
きDin−“0°になっているので、NORゲート5の
出力は“1ルベルとなり、トランジスタ6がオン状態に
なる。これにより、ビット線7が高電位にされる。この
とき、ワード線8が高電位にされているとトランジスタ
9に書込みが行われる。
る。D in= ” 0 ’ 、CE−“1″、OE−
“1”にされ、vppがVCCに比べである電圧だけ高
くなれば書込みが行われる。すなわち、vppの電圧が
上がるとトランジスタ1.2の接続点の電圧レベルが1
#となり、ANDゲート3の出力レベルは′1″となる
。これにより、CE−“1”、OE−“1#となってい
るNANDゲート4の出力WEは“0”になる。このと
きDin−“0°になっているので、NORゲート5の
出力は“1ルベルとなり、トランジスタ6がオン状態に
なる。これにより、ビット線7が高電位にされる。この
とき、ワード線8が高電位にされているとトランジスタ
9に書込みが行われる。
このようにして、すべてのセルに対するデータ書込み終
了後、使用者がある特定の信号を入力することにより、
フラグ用PROMセル12に書込みを行う。この後、誤
動作によりVppが書込み電位になったとしても、FR
OMセル12からのデータによりトランジスタもがオン
状態にされるので、Vl)I)の電位はアース電位VS
Sに短絡される。従って、本体メモリセルであるトラン
ジスタ9にはvppが供給されないので再書込みが禁止
される。
了後、使用者がある特定の信号を入力することにより、
フラグ用PROMセル12に書込みを行う。この後、誤
動作によりVppが書込み電位になったとしても、FR
OMセル12からのデータによりトランジスタもがオン
状態にされるので、Vl)I)の電位はアース電位VS
Sに短絡される。従って、本体メモリセルであるトラン
ジスタ9にはvppが供給されないので再書込みが禁止
される。
また、フラグ用PROMセル12に消去可能なセルを用
いれば、このデータを消去することにより再書込みを可
能にすることができる。さらに使用者がある特定の信号
を入力しなくても特定のアドレスを設けておけば、その
アドレスに書込むと同時にフラグ用PROMセル12に
書込みが行われるようにしてもよい。
いれば、このデータを消去することにより再書込みを可
能にすることができる。さらに使用者がある特定の信号
を入力しなくても特定のアドレスを設けておけば、その
アドレスに書込むと同時にフラグ用PROMセル12に
書込みが行われるようにしてもよい。
第2図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例回路ではメモリセル用トランジスタ9に
対するデータの書込み終了後、書込み電位Vppが誤ま
って印加された場合にトランジスタ10を介して、Vl
)I)をVcCと短絡するようにしたものである。これ
は特にVppをVCCと比較して書込み可能とするよう
なメモリに適している。
る。この実施例回路ではメモリセル用トランジスタ9に
対するデータの書込み終了後、書込み電位Vppが誤ま
って印加された場合にトランジスタ10を介して、Vl
)I)をVcCと短絡するようにしたものである。これ
は特にVppをVCCと比較して書込み可能とするよう
なメモリに適している。
第3図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例ではNORゲート5にDinを直接入力
する代わりにNANDゲート13を介して入力するよう
にしたものである。このNANDゲート13の他方入力
端子には、センスアンプ14で検出されるフラグ用PR
OMセル15の読出しデータが反転された状態で入力さ
れる。このような構成において、メモリセル用トランジ
スタ9に対するデータの書込み終了後にフラグ用PRO
Mセル15に″1″データを書込むことによりNAND
ゲート13の出力は常に01”レベルとなる。このため
、Din−“0#となり、しかも誤動作によりvppが
書込み電位となり、WE−”O”になったとしても、N
ORゲート5の出力レベルはこれにかかわらず常に“0
”になるので、トランジスタ6はオフ状態が保たれる。
る。この実施例ではNORゲート5にDinを直接入力
する代わりにNANDゲート13を介して入力するよう
にしたものである。このNANDゲート13の他方入力
端子には、センスアンプ14で検出されるフラグ用PR
OMセル15の読出しデータが反転された状態で入力さ
れる。このような構成において、メモリセル用トランジ
スタ9に対するデータの書込み終了後にフラグ用PRO
Mセル15に″1″データを書込むことによりNAND
ゲート13の出力は常に01”レベルとなる。このため
、Din−“0#となり、しかも誤動作によりvppが
書込み電位となり、WE−”O”になったとしても、N
ORゲート5の出力レベルはこれにかかわらず常に“0
”になるので、トランジスタ6はオフ状態が保たれる。
すなわち、フラグ用PROMセル15のデータにより、
書込みデータDinの信号がしゃ断されて書込みが禁止
される。
書込みデータDinの信号がしゃ断されて書込みが禁止
される。
なお、第1図、第2図及び第3図それぞれの実施例回路
に示すA、ESC各点のデータを外部に読み出すことが
できるように端子を設ければ、本体メモリセルの書込み
状態が確認でき、生産途上のメモリ評価にも大変宵月で
ある。
に示すA、ESC各点のデータを外部に読み出すことが
できるように端子を設ければ、本体メモリセルの書込み
状態が確認でき、生産途上のメモリ評価にも大変宵月で
ある。
[発明の効果]
以上詳述したようにこの発明によれば、様々な原因によ
るデータ誤書込みを防止することができる。
るデータ誤書込みを防止することができる。
第1図はこの発明の一実施例の構成を示す回路図、第2
図はこの発明の他の実施例を示す回路図、第3図はこの
発明の他の実施例を示す回路図、第4図は従来のEFR
OMの構成を示すブロック図である。 1.2,6,9.10・・・トランジスタ、3・・・A
NDゲート、4・・・NANDゲート、5・・・NOR
ゲート、7・・・ビット線、8・・・ワード線、11・
・・センスアンプ、12・・・フラグ用PROMセル。 出願人代理人 弁理士 鈴江武彦 pp
図はこの発明の他の実施例を示す回路図、第3図はこの
発明の他の実施例を示す回路図、第4図は従来のEFR
OMの構成を示すブロック図である。 1.2,6,9.10・・・トランジスタ、3・・・A
NDゲート、4・・・NANDゲート、5・・・NOR
ゲート、7・・・ビット線、8・・・ワード線、11・
・・センスアンプ、12・・・フラグ用PROMセル。 出願人代理人 弁理士 鈴江武彦 pp
Claims (1)
- 不揮発性トランジスタからなるメモリセルを備えたメモ
リセルアレイと、少なくとも1ビットのデータが書込み
可能なフラグ用セルと、このフラグ用セルの保持データ
に基づいて上記メモリセルアレイ内のメモリセルに対す
るデータ書込み動作を禁止する手段とを具備したことを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62313431A JPH01155595A (ja) | 1987-12-11 | 1987-12-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62313431A JPH01155595A (ja) | 1987-12-11 | 1987-12-11 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01155595A true JPH01155595A (ja) | 1989-06-19 |
Family
ID=18041214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62313431A Pending JPH01155595A (ja) | 1987-12-11 | 1987-12-11 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01155595A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0453098A (ja) * | 1990-06-20 | 1992-02-20 | Seiko Instr Inc | 半導体不揮発性記憶装置 |
JP2006040476A (ja) * | 2004-07-29 | 2006-02-09 | Sony Corp | 半導体集積回路およびトリミング方法 |
JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
JP2010182404A (ja) * | 2009-02-05 | 2010-08-19 | Thomson Licensing | 偽造に耐えられる固定記憶のオプションをもつ不揮発性記憶装置 |
-
1987
- 1987-12-11 JP JP62313431A patent/JPH01155595A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0453098A (ja) * | 1990-06-20 | 1992-02-20 | Seiko Instr Inc | 半導体不揮発性記憶装置 |
JP2006040476A (ja) * | 2004-07-29 | 2006-02-09 | Sony Corp | 半導体集積回路およびトリミング方法 |
JP4608990B2 (ja) * | 2004-07-29 | 2011-01-12 | ソニー株式会社 | 半導体装置およびトリミング方法 |
JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
JP2010182404A (ja) * | 2009-02-05 | 2010-08-19 | Thomson Licensing | 偽造に耐えられる固定記憶のオプションをもつ不揮発性記憶装置 |
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