JPH07105147B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体メモリ素子をメモリセルとし
て用いた半導体記憶装置に関し、特に紫外線によるデー
タ消去を行なわずに書込みを１回に制限して使用する構
成の半導体記憶装置に関する。

（従来の技術） 半導体記憶装置、特に浮遊ゲート構造を有する二重ゲー
ト型の不揮発性メモリ素子をメモリセルとして用いる半
導体記憶装置（EPROM）は、データの再書込みが可能で
あるために、マイクロコンピュータシステムを始めとす
る種々のシステムに利用されている。２重ゲート型の不
揮発性メモリ素子は良く知られているように、浮遊ゲー
トと、制御ゲートの２つのゲート構造を有する。そして
浮遊ゲートに電子が注入されている状態であればそのし
きい値電圧が高くされているので、制御ゲートに高レベ
ル電圧例えば5Vを印加してもメモリ素子は導通しない。
他方、浮遊ゲートに電子が注入されず元の中性状態のま
まであれば、しきい値電圧は低い値のままであるので、
制御ゲートに高レベルの電圧を印加すればメモリ素子は
導通する。このように制御ゲートに高レベル電圧を印加
した時のメモリ素子の導通、非導通状態をデータの
“1"、“0"に対応させることによってデータの記憶がな
される。また、浮遊ゲートに対する電子の注入は、制御
ゲートおよびドレインに通常の電源電圧5Vよりも充分に
高い電圧、例えば12.5Vを印加することにより行われ
る。このような高電圧を印加することによって、ドレイ
ン近傍のチャネル領域でインパクトアイオナイゼーショ
ン（Impact Ionization）を発生し、これによって生じ
る電子・正孔対のうちの電子が浮遊ゲートに注入され
る。一旦浮遊ゲートに注入された電子は消去動作が行わ
れない限り浮遊ゲートに残されているので、記憶テータ
は不揮発的に保持されていることになる。

第15図は前記のような不揮発性メモリ素子をメモリセル
として用いた従来の半導体記憶装置の回路図である。こ
の図において、WL1〜WLmは図示しない行デコーダからの
出力が与えられる行線であり、COL1〜COLnは図示しない
列デコーダからの出力が与えられる列選択線である。こ
の列選択線COL1〜COLnによりｎ個の各列線選択用のMOS
トランジスタC1〜Cnが駆動される。このMOSトランジス
タC1〜Cnはそれぞれ対応する列線BL1〜BLnに一端が接続
され、それらの他端は回路点Ａに共通接続されている。

行線WL1〜WLnと列線BL1〜BLnとの交差位置には、２重ゲ
ート型のMOSトランジスタから成るメモリセルM11〜Mmn
が設けられている。これらのメモリセルM11〜Mmnの各制
御ゲートは、対応する行線に接続され、各ドレインは対
応する列線に接続され、さらに各ソースは接地電位VSの
印加点に接続されている。

回路点ＡはセンスアンプS/Aに接続されると共に、デー
タ書込み用のMOSトランジスタＰの一端に接続されてい
る。このMOSトランジスタＰの他端は外部プログラム端
子VPに接続され、またそのゲートにはデータ設定用信号
DINが供給されている。この信号DINは、プログラムする
データの内容に応じて低電位または高電位に変化される
ものである。

上記メモリセル例えばM11にデータ“0"を書込むために
は、信号DIN及び列選択線COL1を高電位にすることで列
線BL1を高電位に設定すると共に、行線WL1を選択しこれ
を高電位にする。これによって、メモリセルM11のドレ
イン近傍のチャネル領域ではインパクトアイオナイゼー
ションが発生され、その浮遊ゲートに電子が注入され
る。この状態が“0"書込み状態である。

またメモリセルM11にデータ“1"を書込み時には、信号D
INを低電位にすることでMOSトランジスタＰを非導通に
して列線BL1が高電位に設定されないうにすることで元
の中性状態を保つ。

この半導体記憶装置においては、メモリセルの浮遊ゲー
トに注入された電子は紫外線を照射することにより放出
することができるため、データの再書込みが可能であ
る。

第16図には、このような半導体記憶装置の周辺回路を含
む全体の構成が概略的に示されている。すなわち、外部
システムからメモリチップの動作状態を制御し待機状態
にするか否かを決定するためのチップイネーブル信号C
E,および出力バッファ回路を制御し出力バッファ部を高
抵抗状態にするための出力イネーブル信号OEを受けるコ
ントロール回路１によってCE系およびOE系のコントロー
ル信号が発生され、これによってカラムアドレスバッフ
ァ2,ローアドレスバッファ3,カラムデコーダ4,ローデコ
ーダ5,および出力バッファ６が駆動制御される。メモリ
セルアレイ７は第15図に示したように行および列のマト
リクス状に配置された不揮発性メモリセル群から構成さ
れ、またカラムゲート８は前述の列選択用MOSトランジ
スタC1〜Cnより構成されるものである。

このような構成の半導体記憶装置すなわちEPROMは、紫
外線によるデータ消去、および電気的なデータの再書込
みが可能であるが、実際には１回だけのデータ書込みで
使用している場合が多い。このような市場背景から高価
な紫外線透過用窓付きセラミックパッケージの使用を避
け、プラスチックパッケージに封止した低価格の半導体
記憶装置が商品化されている。これは、EPROMでありな
がら１回だけしかデータの書込みを行なうことができな
いためワンタイムPROM（One Time PROM;OTP）と呼ばれ
ている。

このようなワンタイムPROMにあっては、プラスチックパ
ッケージに一旦封止してしまうと紫外線によるデータ消
去が行なえないので、各メモリセルにデータ“1"を記憶
した状態すなわち浮遊ゲートに電子が注入されていない
状態で製品を出荷する必要がある。

このため、出荷時にはデータ“0"の書込み試験を行なう
ことができないので、読出し速度等の電気的特性試験を
行なうことができなかった。

（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来の不
揮発性半導体記憶装置では低コストを実現するためにプ
ラスチックパッケージに封止するとデータの読出し速度
を測定できなくなる点を改善し、プラスチックパッケー
ジに封止した後にもデータの読出し速度を正確に測定で
きるようにし、信頼性が高くしかも廉価な不揮発性半導
体記憶装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明による半導体記憶装置にあっては、行および列
のマトリクス状に配置された不揮発性メモリセルより成
るメモリセルアレイと、このメモリセルに接続される複
数の行線および列線と、アドレス信号に基づき前記行線
を選択する行デコーダと、前記行線のいずれかと同一の
アドレスで指定されるダミー行線と、制御ゲートが前記
ダミー行線と接続され、ドレインと前記列線間及びソー
スと電源端子間のうち少なくとも一方が非導通状態であ
るダミーセルと、同一のアドレスで指定される行線とダ
ミー行線のいずれかを選択する選択手段とを具備したも
のである。

（作用） 前記構成の半導体記憶装置にあっては、テストモード時
においてダミー行線を選択するとデータ“0"の読出しを
行なうことができ、またメモリセルに接続される行線を
選択するとデータ“1"の読出しを行なうことができるの
で、メモリセルにデータを書込むことなくデータの読出
し速度を測定することが可能となる。したがって、この
半導体記憶装置をプラスチックパッケージに封止してワ
ンタイムPROMとして使用する場合にも動作テストを行な
うことが可能となり、廉価でしかも信頼性の高い不揮発
性半導体記憶装置が得られる。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。

第１図にこの発明の一実施例に係る半導体記憶装置の全
体の構成を概略的に示す。この半導体記憶装置にあって
は、浮遊ゲートに電子が注入されておらずデータ“1"が
記憶された状態の不揮発性メモリセルより構成されるメ
モリセルアレイ７の他に、データ“0"が記憶された状態
と等価な状態に設定されたダミーセルより構成されるダ
ミーセルアレイ10を設け、このダミーセルアレイ10をテ
ストモード時に第２のローデコーダ11によって選択する
ことでデータの読出し速度の測定が行なえるようになっ
ている。

第２のローデコーダ11は、テストモード時においてロー
アドレスバッファ３に供給されるアドレス信号A_i+1,A
_i+2，…A_Jが例えば全て“1"レベルになった際にダミー
行線DWLを駆動してダミーセルアレイ10を選択し、また
通常動作モード時においてアドレス信号A_i+1,A_i+2，…A
_Jが全て“1"レベルになった際には行線WLmを駆動してメ
モリセルアレイ７の対応するメモリセルを選択する。

テストモード時と通常動作モード時におけるローデコー
ダ11のこのような行線選択動作の切替は、外部からのチ
ップイネーブル信号▲▼を受ける▲▼系のコン
トロール回路12によって制御される。

ローアドレスバッファ３の出力状態は、入力されるアド
レス信号A_i+1,A_i+2，…A_Jの内容だけでなく、▲▼
系のコントロール回路12と、外部からの出力イネーブル
信号▲▼を受ける▲▼系のコントロール回路13
とによっても制御され、テストモード時でしかも出力イ
ネーブル信号▲▼が“0"レベルの場合には入力アド
レスの内容に係わらずアドレス信号A_i+1,A_i+2，…A_Jが
全て“1"レベルになった時と等価の出力状態となる。

▲▼系のコントロール回路12は付加回路12a,12bお
よび▲▼回路12cにより構成されており、また▲
▼系のコントロール回路13は付加回路13aおよび▲
▼回路13bにより構成されている。

テストモード設定は、▲▼信号を通常の読出し時の
論理“1"レベルよりも高い電位にする事により付加回路
12aの出力信号CEH,▲▼をそれぞれ“0"レベル，
“1"レベルに切替ることで行われる。この付加回路12a
の出力信号CEHは、CE回路12c,OE回路13bおよびローデコ
ーダ11に供給され、また出力信号▲▼は付加回路
13aおよびローデコーダ11に供給される。

付加回路12bの出力信号▲▼は前述したローアド
レスバッファ３の出力状態の制御に使用される。すなわ
ち、出力イネーブル信号▲▼が“1"レベルの時には
付加回路12bの出力信号▲▼は付加回路13aによっ
て“0"レベルに設定され、この場合にはローアドレスバ
ッファ３の出力状態は入力アドレスに対応したものとな
る。一方、出力イネーブル入力信号▲▼が“0"レベ
ルの時には出力信号▲▼は“1"レベルとなり、ロ
ーアドレスバッファ３の出力状態は入力アドレスの内容
に係わらずアドレス信号A_i+1,A_i+2，…A_Jが全て“1"レ
ベルになった時と等価になる。

この時、付加回路12aの出力信号CEH,▲▼がそれ
ぞれ“0"レベル，“1"レベルのテストモード時であれ
ば、ローデコーダ２はダミー行線DWLを選択する。

つまり、この半導体記憶装置にあっては、テストモード
が設定されると出力イネーブル信号▲▼の切替わり
毎にメモリセルアレイ７とダミーセルアレイ10が交互に
選択されるので、データ“1"の読出しとデータ“0"の読
出しを交互に行ないその際の列線の電位変化を観測する
ことでデータの読出し速度の測定が可能となる。

以下第２図乃至第６図を参照して第１図に示されている
各ブロックの具体的な構成について説明する。

まず第２図には▲▼系のコントロール回路12の具体
的な回路構成が示されている。▲▼回路12cはチッ
プイネーブル信号▲▼を所定期間遅延させて出力す
る構成のもので、ＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタから成るCMOSインバータとNAND型
回路とから構成されている。付加回路12aは通常の構成
の高電圧検知回路より成り、その出力信号CEH,▲
▼は、▲▼が“0"または“1"の通常の論理レベルの
場合にはそれぞれ“1"レベル，“0"レベルとなり、▲
▼が高電圧例えば12.5Vの時に“0"レベル、“1"レベ
ルにそれぞれ設定される。▲▼回路12c内の回路120
はNAND型回路を構成しており、この回路には▲▼と
同相の信号および付加回路12aの出力信号CEHが入力され
る。CE回路12cの出力信号▲▼はいわゆるパワー
ダウン信号であり、チップイネーブル信号▲▼が通
常の論理“0"または“1"レベルの際にはそれと同相の信
号となる。また、▲▼が高電圧例えば12.5Vの時に
は付加回路12aの出力信号CEHが“0"レベルになるので、
回路120の出力が“1"レベルに固定され、▲▼は
“0"レベルに固定される。

付加回路12bはNAND型回路から構成され、回路120の出力
および後述する▲▼系コントロール回路13内の付加
回路13aの出力信号が入力されている。この付加回路1
2bの出力信号▲▼はテストモード時に入力信号
の反転信号が出力され、後述するローアドレスバッファ
３に入力されている。

第３図は▲▼系のコントロール回路13の具体的な回
路構成である。▲▼回路13b内の回路130はNAND型回
路から構成され、前記付加回路12aの出力信号CEHが入力
されている。すなわち、この▲▼回路13bの出力信
号▲▼,OE1は、テストモード時においてそれぞれ
“0"レベル，“1"レベルに固定され、出力イネーブル入
力信号▲▼に係わらず読出し状態となる。付加回路
13aはインバータ回路およびNAND型回路から構成されて
おり、NAND型回路の一方の入力には前記付加回路12aの
出力信号▲▼が入力されている。

通常動作モードにおいては付加回路12aの出力信号▲
▼は“0"レベルのままであり、付加回路13aの出力
信号Ｏは出力イネーブル信号▲▼に依存せず“1"レ
ベルに固定されたままである。テストモード時には信号
▲▼が“1"レベルとなるので、出力イネーブル信
号▲▼と同相の出力信号が出力される。この付加
回路13aの出力信号は▲▼系のコントロール回路1
2の付加回路12bに供給されるので、この付加回路12bの
出力信号▲▼は出力イネーブル信号▲▼の反
転となる。

第４図はローアドレスバッファ３の具体的な構成の一例
を示すものである。このローアドレスバッファ３の入力
初段のインバータに入力されている信号▲▼は前
記付加回路12bの出力信号であり、通常動作時において
この信号▲▼はチップイネーブル信号▲▼と
同相となる。したがって、テストモード時において出力
イネーブル信号▲▼が“1"レベルの場合には、信号
▲▼が“0"レベルとなるので、入力アドレス信号
ADDに応じた出力信号Ai,▲▼が出力される。また、
テストモード時で出力イネーブル信号▲▼が“0"レ
ベルの場合には、▲▼が“1"レベルとなるので、
入力アドレス信号ADDの入力レベルに依存せずに出力信
号Ai,▲▼には“1"レベルが入力された状態が出力
される。このローアドレスバッファ３の出力は、第１図
に示したように第１および第２のローデコーダ5,11にそ
れぞれ送られる。

第５図はローデコーダ11の具体的な回路の一例である。
このローテコーダ11は、ローアドレスバッファ３に入力
されるアドレス信号が全て“1"レベルの場合を選択する
構成である。図中の信号W/R,VHINはプログラム用信号で
あり、通常の読出しモード時には信号W/Rは“1"レベル
となり、VHINは“0"レベルとなる。回路111,112には、
それぞれ前記付加回路12aの出力信号▲▼,CEHが
入力されている。通常動作時においては、出力信号▲
▼,CEHはそれぞれ“0"レベル，“1"レベルになって
いるので、回路111は動作状態、回路112は非動作状態と
なる。したがって、通常動作時にローアドレスバッファ
３の入力アドレス信号が全て“1"レベルになると、この
ローデコーダ11はメモリセルアレイ７の行線WLmを選択
する。

テストモード時には付加回路12aの出力信号▲▼.
CEHがそれぞれ“1"レベル，“0"レベルとなるので、回
路111は非動作状態、回路112は動作状態となる。したが
って、出力イネーブル信号▲▼が“0"レベルの時に
は、ローアドレスバッファ３の入力アドレスの内容に係
わらずダミーセルアレイ10のダミー行線DWLが選択され
る。また、このローデコーダでは負荷トランジスタT1,T
2にもそれぞれ信号▲▼,CEHを供給し、これによ
って使用しない側の回路の消費電流の低減を計ってい
る。

第６図はデータ“1"が書込まれた状態の不揮発性メモリ
セルM11〜Mmnより成るメモリセルアレイ７と、データ
“0"が書込まれたのと等価な状態に設定されるダミーセ
ルDM1〜DMnより成るダミーセルアレイ10を示すもので、
ここではダミーセルとなる２重ゲート型トランジスタの
ドレインを列線BL1〜BLnから分離することにより（図中
の×印のように接続されてない）、各ダミーセルを非導
通と同じ状態にし、これによってデータ“0"の読出しを
可能にしている。尚、ダミーセルとなる２重ゲート型ト
ランジスタのソースを電源電圧VSから分離することによ
り、データ“0"の読出しを可能にしてもよい。

“0"読出しは列線の電位変化に影響を与えなければよい
ので、第６図のようなダミーセルを設けなくても原理的
には読出し速度の測定を行なうことができるが、一般に
半導体記憶装置ではダミー列線に接続されたダミーセル
を利用して基準電位を生成し、この基準電位と本体側の
メモリセルが接続される列線の電位とを比較することで
読出しデータの内容を決定する方式が取られているの
で、第６図に示すようにダミー行線DWLにダミーセルの
ゲートを接続しておくことは非常に重要である。これ
は、このようにするとダミー行線DWLに付加さる容量値
が行線WL1〜WLmの容量値と同じになるので、行線の電位
の立上り速度とダミー行線の電位の立上り速度を等しく
することができるためである。

尚、この実施例ではテストモード時において出力イネー
ブル信号▲▼が“1"レベルの時にメモリセルアレイ
７が選択され、出力イネーブル信号▲▼が“0"レベ
ルの時にダミーセルアレイ10が選択されると説明した
が、▲▼が“1"レベルの時でもローアドレスバッフ
ァ３の入力アドレスを全て“1"レベルにする事によりダ
ミーセルアレイ10を選択することができる。

すなわち、まずテストモード時においてローアドレスバ
ッファ３の入力アドレスを全て“1"レベルに設定してダ
ミー行線DWLを選択し、次に、選択したい任意のアドレ
スにローアドレスバッファ３の入力アドレスを変化させ
る。このように、入力アドレスを全て“1"、そして選択
するメモリセルに対応したアドレスにその入力アドレス
を変化させることを繰返し行なえば、任意のメモリセル
の電気的特性つまりデータ読出し速度を測定することが
可能となる。しかも、このような方式を用いれば、入力
アドレスを実際に変化させているので、アドレスの切替
わりから列線の電位が“1"または“0"に確定するまでの
時間を正確に測定することができる。

また、第６図のようにダミーセルを列線から分離する代
わりに、その浮遊ゲートに電子を注入しておいても同様
の効果が得られる。

第７図にこの発明の第２の実施例に係る半導体記憶装置
の全体の構成を示す。この半導体記憶装置は、データ
“0"が記憶された状態と等価なダミーセルアレイ10を設
け、このダミーセルアレイ10が接続されるダミー行線DW
Lをテストモード時に選択することでアドレスの切替わ
りからのアクセス時間を測定できる点は第１の実施例と
同様であるが、ここではさらに第１図のコントロール回
路12,13を図示のコートロール回路14,15のように構成す
ることによって、チップイネーブル信号CEの切替わりか
らのアクセス時間も測定できるようになっている。

テストモードの設定は▲▼系のコントロール回路14
の入力信号であるチップイネーブル信号▲▼を高電
圧にし、付加回路14aの出力信号CEH,▲▼をそれ
ぞれ“0"レベル、“1"レベルに設定することにより行わ
れる。テストモード時には、ローデコーダ11はローアド
レスバッファ３に入力されるアドレスが全て“1"の場合
にダミー行線DWLを選択する。

このテストモード時において出力イネーブル信号▲
▼が“0"レベルの場合には、▲▼系のコントロール
回路15内の付加回路15aの出力信号は“0"レベルとな
り、▲▼回路14dのパワーダウン信号である▲
▼は“0"レベルに固定されて読出し状態になる。

ここで、ローアドレスバッファ３に入力されるアドレス
A_i+1,A_i+2，…A_Jを全て“1"レベルに設定すると、ダミ
ー行線DWLを選択することができアドレスの切替わりか
らのアクセス時間の測定を行なうことができる。

次に出力イネーブル信号▲▼を“1"レベルにする
と、付加回路15aの出力信号は“1"レベルとなり、パ
ワーダウン信号である▲▼は“1"レベルになりパ
ワーダウン状態になり待機状態となる。この時、付加回
路14bには付加回路14aの出力信号CEHが入力され、付加
回路14bの出力信号▲▼は“0"レベルに固定され
る。この出力信号▲▼は、▲▼回路15bに入
力され付加回路15aはアクティブ状態が保持される。

このように、出力イネーブル信号▲▼が“0"レベル
の時は、▲▼回路14dの出力信号▲▼が“0"
レベルとなって読出し状態になり、ローアドレスバッフ
ァ３の入力アドレスを全て“1"にすることによりダミー
セルアレイ10のダミー行線DWLが選択され、その他のア
ドレス入力ではメモリセルアレイ７の行線WL1,…WLm1が
選択される。また出力イネーブル信号▲▼が“1"レ
ベルの時には、▲▼が“1"レベルとなってパワー
ダウン状態になり、▲▼が供給されてからのアクセ
ス時間を測定することができる。

以下、第７図に示した各ブロックの具体的構成の一例を
説明する。

第８図に▲▼系のコントロール回路14の回路構成例
を示す。付加回路14aは通常の構成より成る高電圧検出
回路であり、第２図の付加回路12aと同様のものであ
る。この付加回路14aの出力信号CEHは付加回路14bに入
力されており、チップイネーブル信号▲▼が高電圧
例えば12.5Vに設定された時に信号CEHは“0"レベルとな
るので、付加回路14bの出力信号▲▼は“0"レベ
ルに固定される。▲▼回路14d内のNAND型回路140の
ゲートには、後述する付加回路15aの出力信号が入力
され、この信号が“1"レベル時に信号▲▼は
“1"レベルとなり、が“0"レベルの時に▲▼は
“0"レベルとなる。

第９図は▲▼系のコントロール回路15の具体的回路
構成を示すものである。

▲▼回路15b内の回路151はNAND型回路から構成さ
れ、出力イネーブル信号▲▼および付加回路14bの
出力信号▲▼が入力されている。テストモード時
においては、信号▲▼は“0"レベルに固定され、
出力イネーブル信号▲▼の“1",“0"レベルに応じ
た信号を次段インバータに出力する。付加回路15aの出
力段はNAND型回路を構成し、この回路には出力信号▲
▼が入力されている。通常動作においては、この信
号▲▼は“0"レベルであり、付加回路15aの出力
信号は“1"レベルに固定されるが、テストモード時に
は信号▲▼は“1"レベルとなり、出力イネーブル
信号▲▼の入力状態に応じてその非反転信号を出力
する。また、▲▼回路15b内の回路152には信号▲
▼が入力され、この信号▲▼の“1",“0"レ
ベルに応じて▲▼回路15bの出力信号▲▼,OE
1が出力されることになる。

ローアドレスバッファ３は第４図に示した第１の実施例
におけるローアドレスバッファと同様な構成でよいが、
制御信号としては▲▼の代わりに▲▼が使
用される。また、ローデコーダ11は第５図の構成のもの
をそのまま使用することができる。

このように構成される半導体記憶装置にあっては、テス
トモード時において出力イネーブル信号▲▼を“0"
レベルにする事により読出し状態（アクティブ状態）に
し、また▲▼を“1"レベルにすることにより▲
▼回路14dを制御してパワーダウン状態にする事から、
アドレスからのアクセス時間、▲▼回路からのアク
セス時間を測定することが可能となる。

通常の半導体記憶装置においては、チップを動作状態に
したり待機状態にしたりするための信号入力端子▲
▼、および出力バッファ部すなわち出力端子を高抵抗状
態にするための信号入力端子▲▼の２つのコントロ
ール信号入力端子が設けられており、本願発明はこれら
の入力端子を有効に利用している。

尚、この例では信号▲▼を通常の“1"レベルよりも
高い電圧にしてテストモードを設定したが、▲▼を
通常の“1"レベルよりも高い電圧にした時にテストモー
ドとして、▲▼を変化させることでアクセス時間を
測定してもよい。このようにすれば、まさに信号▲
▼からの読出し時間の測定となる。

次に第10図乃至第12図を参照してテストモードをラッチ
し、通常動作におけるアクセス時間を測定できるように
した第３の実施例を説明する。

第10図はラッチされたテスト信号T,を出力するための
回路を説明するためのブロック図である。ラッチ回路21
からの出力信号であるテスト信号T,は、通常動作時に
おいてはそれぞれ“1"レベル，“0"レベルとなってい
る。この時、高電圧検出回路20の出力信号▲▼は
“0"レベルであり、ラッチ回路21を駆動しないようにな
っている。次にテストモード時は、チップイネーブル信
号▲▼を高電圧にして高電圧検出回路20の出力信号
▲▼を“1"レベルにし、これによってラッチ回路
21を駆動させる。ここで、ラッチ回路入力にアドレスの
入力信号Aiを共通に用い、この入力信号Aiを“1"レベル
にする事によってラッチ回路の出力信号T,を反転させ
てテストモードにする。次に信号▲▼を高電圧から
電源電圧VCまたはVSまで下げると、出力信号▲▼
は“0"レベルとなり、ラッチ回路21が切れてテストモー
ドのままラッチされる。このようにテストモードをラッ
チしておくと、前記実施例のように所定のピンを高電圧
に設定したままテストを行なう必要がなくなるので、全
てのピンを自由に通常の読出しモードと同様に使用で
き、完全に近い状態でアクセス時間の測定が可能とな
る。テストモードを解除するには、信号▲▼を再び
高電圧にして入力信号Aiを“0"レベルにすればよい。第
11図にはこの回路の動作のタイミングチャートが示され
ている。

このようなテストモードのラッチ回路を設けた場合に
は、ローデコーダ回路11は第12図のように構成される。
つまり、このローデコーダは、ラッチされたテストモー
ド信号T,によって行線WLmか、あるいはダミー行線DWL
を選択することになる。

第13図はこの発明の第４の実施例を示すもので、ここで
はそれぞれにダミーセルが接続される複数のダミー行線
DWLmk〜DWLmを設けると共に、第14図に示すようにその
ダミーセルとなる２重ゲート型トランジスタのドレイン
を対応する列線に接続しておき、ダミーセルアレイ10に
任意のパターン（例えばチェッカーパターン）をプログ
ラムできるようにしたものである。このように、本体セ
ルすなわちメモリセルアレイ７とは別にプログラム可能
なダミーセルアレイ10を設けることによって、このダミ
ーセルアレイ10のセルから“0",“1"のデータを自由に
読出すことが可能となる。

第13図において、ローデコーダ11aは通常動作時に入力
される所定のアドレスに基づいて行線WLmk〜WLmを選択
するものであり、またローデコーダ11bは行線WLmk〜WLm
と同じアドレスで指定されるダミー行線DWLmk〜DWLmを
テストモード時に選択するものである。

このようにすれば、メモリセルアレイ７に特にプログラ
ムしなくてもダミーセルアレイ10からデータを読出すこ
とで、読出し速度を測定することができる。しかもダミ
ーセルアレイ10には任意のテータをDWLmk〜DWLmの範囲
で自由にプログラムできるので、アドレスの切替わりか
らの読出し速度と、信号CEの切替わりからの読出し速度
とを正規セルの読出し状態とほぼ同じ状態で測定するこ
とができる。

［発明の効果］ 以上のようにこの発明によれば、正規のメモリセルアレ
イにプログラムしなくてもデータの読出し速度を正確に
測定する事が可能となるので、プラスチックパッケージ
に封止してワンタイムPROMとして使用する場合において
も、その製品の出荷時にメモリの電気的特性を測定する
ことができ、信頼性が高くしかも廉価な不揮発性半導体
記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係る不揮発性半導体
記憶装置の全体の構成を説明するブロック図、第２図乃
至第６図はそれぞれ第１図の半導体記憶装置を構成する
各回路の具体的構成の一例を示す回路図、第７図乃至第
９図はこの発明の第２の実施例を説明するための図、第
10図乃至第12図はこの発明の第３の実施例を説明するた
めの図、第13図および第14図はこの発明の第４の実施例
を説明するための図、第15図および第16図は従来の不揮
発性半導体記憶装置を説明するための図である。 ２……カラムアドレスバッファ、３……ローアドレスバ
ッファ、４……カラムデコーダ、５……ローデコーダ、
７……メモリセルアレイ、10……ダミーセルアレイ、11
……第２のローデコーダ、12,13……コントロール回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 今井 瑞穂 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (72)発明者 辰巳 雄一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭60−59599（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】行および列のマトリクス状に配置された複
   数の不揮発性メモリセルより成るメモリセルアレイと、 これらメモリセルに接続される複数の行線および列線
   と、 アドレス信号に基づき前記行線を選択する行デコーダ
   と、 前記行線のいずれかと同一のアドレスで指定されるダミ
   ー行線と、 制御ゲートが前記ダミー行線と接続され、ドレインと前
   記列線間及びソースと電源端子間のうち少なくとも一方
   が非導通状態であるダミーセルと、 テストモード時に、所定のアドレス信号が入力された時
   に前記ダミー行線のみを選択し、前記所定のアドレス信
   号以外のアドレス信号が入力された時にそのアドレス信
   号に対応する行線のみを前記行デコーダによって選択す
   る手段とを具備し、 ダミーセルとメモリセル群とをアドレス値に応じて選択
   的にアクセスできるようにしたことを特徴とする半導体
   記憶装置。
2. 【請求項２】前記ダミー行線には前記ダミーセルの制御
   ゲートが接続されていると共に、このダミーセルは前記
   列線と絶縁分離されていることを特徴とする特許請求の
   範囲第１項記載の半導体記憶装置。
3. 【請求項３】行および列のマトリクス状に配置された複
   数の不揮発性メモリセルより成るメモリセルアレイと、 これらメモリセルに接続される複数の行線および列線
   と、 アドレス信号に基づき前記行線を選択する行デコーダ
   と、 前記不揮発性メモリと同等なダミーセルが接続され、前
   記行線のいずれかと同一のアドレスで指定されるダミー
   行線と、 前記ダミーセルをプログラムするためのプログラム手段
   と、 テストモード時に、所定のアドレス信号が入力された時
   に前記ダミー行線のみを選択し、前記所定のアドレス信
   号以外のアドレス信号が入力された時にそのアドレス信
   号に対応する行線のみを前記行デコーダによって選択す
   る手段とを具備し、 ダミーセルとメモリセル群とをアドレス値に応じて選択
   的にアクセスできるようにしたことを特徴とする半導体
   記憶装置。
4. 【請求項４】アドレスバッファと、 このアドレスバッファのアドレス出力により駆動される
   行デコーダと、 この行デコーダにより駆動される複数の行線と、 この行線により選択されるメモリセルアレイと、 前記アドレスバッファのアドレス出力により駆動される
   ダミー行デコーダと、 このダミー行デコーダにより駆動される複数のダミー行
   線と、 このダミー行線により選択されるダミーセルアレイと、 テストモード時に、前記行デコーダと前記ダミー行デコ
   ーダとを前記アドレスバッファからのアドレス出力に応
   じて選択的に動作させる手段とを具備し、 ダミーセルアレイとメモリセルアレイとをアドレス値に
   応じて選択的にアクセスできるようにしたことを特徴と
   する半導体記憶装置。