JPH023188A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、不揮発性半導体記憶装置に係り、特にリード
オンリーメモリのビット線電位の制御回路に関し、 読み出し時のノイズの発生の抑制および不安定動作の抑
制を図りうるビット線制御回路を備えた不揮発性半導体
記憶装置を提供することを目的とし、 複数のビット線とワード線との各交点にそれぞれメモリ
セルが接続され、前記ビット線にビット線電位を与える
とともに、当該選択メモリセルに対応するビット線の電
位をセンスアンプを介して読み出すようにした不揮発性
半導体記憶装置において、少なくとも前記選択メモリセ
ルに対応するビット線に隣接する非選択ビット線の電位
を強制的に一定電位に固定するビット線制御回路を備え
て構成する。

〔産業上の利用分野〕

本発明は、不揮発性半導体記憶装置に係り、特にリード
オンリーメモリ（以下、ＲＯＭという、）のと・ｙト線
電位の制御回路に関する。

ＲＯＭは、メモリセルアレイにアドレスを与えることに
よりメモリセルアレイ中のいずれか一つのメモリセルを
選択し、そのメモリセルのデータをセンスアンプにより
読み出すようにした読み出し専用のメモリである。かか
るＲＯＭにおいては、データの読み出し時におけるビッ
ト線電位の変動が隣接する他のビット線電位に干渉して
生ずる誤動作、不安定動作が問題となる。

〔従来の技術〕

ＲＯＭのメモリセルアレイは、複数のワード線とビット
線がＸ−Ｙマトリクス状に交叉配置され、その各交点に
それぞれメモリセルが配置された構成となっている。こ
のようなＲＯＭにおいて、メモリセルのデータを読み出
す場合、いずれかのワード線を活性化することにより読
み出すべきメモリセルを選択し、ビット線に電位を与え
対応するビット線（以下、選択ビット線という、）の電
位をセンスアンプにより出力するようになっている。

このとき、選択されなかったビット線（以下、非選択ビ
ット線という、）は全てセンスアンプから切離される。

この非選択ビット線の切離しはＭＯＳトランジスタ等の
スイッチ手段により行なわれるのであるが、単に切離す
だけで、その切離し時において各非選択ビット線がいか
なる電位状態にあるかという点については何ら考慮され
ておらず、フローティング状態に置かれたままというの
が現状である０以上のような選択動作を繰返しつつ、同
じかまたは異なるビット線を順次選択し、所望のメモリ
セルのデータを読み出す。

〔発明が解決しようとする課題〕

上記従来のＲＯＭにおいて問題となる点は、第１に、何
らかの原因により非選択ビット線の電位が変化した場合
、その電位変化の影響を受けて選択ビット線にノイズが
発生ずるおそれがある点である。このノイズは必然的に
データの読み出し誤り等の誤動作を招くことになる。

上記ノイズが発生ずる理由は次の通りである。

すなわち、第４図（等価回路）に示すように、互いに隣
接するビット線ｂ　　、　ｂｌ、　ｂ２のそれぞれの間
には線間容量（浮遊容量）ｃ　　、ｃ　　が存在する。

これは、ビット線が長く並列して配線されでいるなめで
ある。この第４図において、第５図に示すよに、ビット
線ｂ１が選択された状態で、その両隣りの非選択ビット
線ｂ　　、ｂ　　の電位■ｂｏ”　ｂ３が何らかの原因
により変化したとする。

すると、非選択ビット線ｂ　　、ｂ　　の側から選択ビ
ット線ｂ　に対して線間界ｆｆ１ｃ、Ｃによる充電電流
（または放電電流）が流れ、選択ビット線ｂ１が本来あ
るべき電位より変化してしまうことが起こる。第５図で
はＬ”レベルかられずか“１【”レベル側に上昇してい
る。このＶｂｌの電位変化がわずかなものであっても、
ビット線電位を読み出すセンスアンプはその機能上非常
に高感度（数＋ｍＶの変化を検出可能）に作られている
ため、あたかも“ト■”レベルのデータが入力されたか
の如く誤動作することとなる。以上の誤動作は非選択ビ
ット線ｂ　　、ｂ　　の切離し時の電位が不明であるた
め、’Ｈ”レベルから“Ｌ”レベルに変化するか、ある
いはその逆であるかは全くわからず、誤動作訂正は困難
である。

従来のＲＯＭの第２の問題点は、あるビット線が非選択
状態から選択状態に転する際に、安定した動作を得るこ
とができない場合があるという点である。

これは、ビット線の選択時において非選択ビット線を単
にセンスアンプから切離すたけで、そのままの状態に放
置していることに原因がある。単に切離すのみでは、非
選択ビット線に幾分かの電圧が残るか、あるいは全くな
い状態か、残ったとしてもその電圧値がどの位か、がわ
からないフローティング状態となる。したがって、その
ような非選択線が次のアドレス指定時に選択された場合
にいかなる電位からビット線電位が立上る（または立下
る）かは不定である。これらは各ビット線においてそれ
ぞれ異なるため、不安定な読み出し動作となる。

本発明は、読み出し時のノイズの発生の抑制および不安
定動作の抑制を図りうるビット線制御回路を備えた不揮
発性半導体記憶装置を提供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するため、本発明は、複数のとット線（
ｂｏ〜ｂｏ）とワード線との各交点にそれぞれメモリセ
ル（ＭＣｏ〜ＭＣ０）が接続され、前記ビット線（ｂｏ
〜ｂｎ）にビット線電位を与えるとともに、当該選択メ
モリセル（ＭＣｏ〜ＭＣ）に対応するビット線の電位を
センスアンプ（６）を介して読み出すようにした不揮発
性半導体記憶装置において、少なくとも前記選択メモリ
セル（ＭＣ０）に対応するビット線に隣接する非選択ビ
ット線（ＭＣ・　、ＭＣ，）の他端側＋−１＋＋１ 電位を強制的に一定電位（Ｅ）に固定するビット線制御
回路（８）を備えて構成する。

〔作用〕

上記本発明の構成によれば、少なくとも選択ビット線（
ＭＣｉ）に隣接する非選択ビット線（ＭＣ１１ＭＣ１＋
１）の電位を強制的に一定電位（Ｅ）に固定するため、
選択時における非選択ビット線（ＭＣ・　、Ｍｅ、　　
）の電位変動が生１−１　　　　　　１す１ しることがない、したがって、その電位変動がビット線
相互間の線間容量を通じて悪影響を及ぼすことがないの
でノイズの発生を抑制し、誤動作を防止できる。また、
非選択ビット線＜ＭＣ，１ＭＣ１＋１）の電位を一定値
（Ｅ）に固定することにより、非選択から選択への切換
えに際しての非選択ビット線電位の立上りを常に一定値
（Ｅ）から開始させることになる。そのため、各ビット
線において立上り電圧が異なるというような不安定な動
作を防止できる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

及Ω］いｍ まず、ＲＯＭの全体構成を説明し、本発明を説明する。

第２図にＲＯＭの全体構成を示す。このＲＯＭは４Ｍビ
ット（５１２にワード×８）の例を示したものである。

第２図において、選択ロジック１にチップイネーブル信
号ＣＥ、アウトプットイネーブル信号ＯＥが与えられて
当該ＲＯＭが選択される。アドレスバッファ２にアドレ
ス信号Ａｏ〜Ａ１８（Ａ。

〜Ａ９は列データ、Ａ１ｏ′−Ａ１８は行データ）が与
えられる。ロウデコーダ３は列データＡｏ〜Ａ９をデコ
ードして１０２４とットデータとし、メモリセルアレイ
４に出力する。一方、コラムデコーダ５は行データＡ１
ｏ〜Ａ１８によりメモリセルアレイ４からのビットデー
タ（５１２Ｘ８）をデコードし、８ビツトデータでセン
スアンプ６に出力する。センスアン１６により検出され
たデータは出力バッファ７を介して出力する。

メモリセルアレイ４は、ロウデコーダ３に接続される複
数のワード線ＷＬとコラムデコーダ５に接続される複数
のビット線すとが交叉して配置され、その各交点にメモ
リセルＭＣが接続されている。このメモリセルアレイ４
はＮＡＮＤ型で構成されている。メモリセルアレイ４に
おけるビット線すの−＠側はコラムデコーダ５に接続さ
れ、他端側は本発明に係るビット線制御回路８に接続さ
れている。このビット線制御回路８は後述するように、
非選択ビット線を常に一定の電位Ｅに保持するよう機能
する。

見ヱｆｆｉ旧１厘皿 第３図に本発明に係るビット線制御回路の実施例を示す
、説明を簡単にするため、４本のビット線で説明する。

メモリセルＭＣｏ〜Ｍ　Ｃ３はそれぞれビット線ｂ　〜
ｂ３に接続されている。ビット線ｂｏ〜ｂ３の一端側は
コラムデコーダ５を介してセンスアンプ６に接続されて
いる。ビット線ｂｏ〜ｂ３の他端側にとット線制御回路
８を介して電源母線９に共通接続されている。

コラムデコーダ５は、２つのアドレス信号Ａ＋ｎ’Ｂ、
から反転信号を作るインバーターＮＶ１゜ＩＮ■２と４
つの２人力ＡＮＤゲートＧｏ−Ｇ３と、ビット線す。〜
ｂ１をＯＮ・ＯＦＦさせるＮＭＯＳトランジスタ（スイ
ッチ）Ｑｏ〜Ｑ３とを備えて構成され、チップイネーブ
ル信号ＣＥを条件として動作するように構成されている
。

ビット線制御回路８はコラムデコーダ５のＡＮＤゲーゲ
ー。〜Ｇ３の出力信号を受けて反転させるインバーター
。〜Ｉ３と、電源母線９と各メモリセルＭＣ〜Ｍ　Ｃ３
との間に介在されたＮＭＯＳトランジスタ（スイッチ）
Ｓｏ〜Ｓ３とを備えて構成される。

電源母線９には一定のバイアス電位Ｅが供給される。な
るべくなら、このバイアス電位Ｅはセンスアンプ６が動
作しやすい電位に近い値が好ましい、非選択から選択に
転じる際のＩ′ｉｆＩ始電圧がセンスアンプ６の動作電
圧に近い程アクセスタイムを短縮できるからである。

肱−１ 次に動作を説明する。

いま、チップイネーブル信号ＣＥか与えられ、アドレス
データＡｉｎ、Ｂ！。によりメモリセルＭＣ，が選択さ
れたとする。このとき、トランジスタＱ　のみＯＮとな
り、他のトランジスタＱ。。

Ｑ２．Ｑ３は全てＯＦＦとなる。したがって、とット線
ｂ　が選択ビット線で、他のｂ　　、ｂ　　。

ｂ３は非選択ビット線である。その結果、メモリセルＭ
Ｃに対応する選択ビット線ｂ１のみがセンスアンプ６に
接続され、他の非選択ビット線ｂ　　、ｂ　　、ｂ　　
は全て切離される。ここまでの動作は従来と変りはない
。

しかし、このとき、ＡＮＤゲーゲーの出力により、イン
バーター　を介してトランジスタＳ１がＯＦＦとなり、
他の全てのトランジスタＳ。

Ｓ２，３３はＯＮとなる。その結果、電源母線９の一定
電位Ｅが非選択ビット線ｂ　　、ｂ　　、ｂｏ　　２　
３ に−律に供給され、それらの各非選択ビット線ｂ　　、
ｂ　　、ｂ　　は強制的に同一定な位Ｅとされる、その
結果、各ビット線す、ｂ２．ｂ３においてビット線電位
のバラツキはない。

このように、ビット線制御回路８においては、コラムデ
コーダ５のトランジスタＱ　〜Ｑ３とは逆に、選択ビッ
ト線ｂ　のトランジスタＳ１のみが切離され、他の非選
択ビット線ｂ　１ｂ２ｂ３に一定電位Ｅが供給されるこ
とになる。このことにより、非選択ビット線ｂ　　、ｂ
　　、ｂ　　は非選択時において必ず一定電位Ｅに固定
されるので、何らかの原因により非選択ピット＆ｉ　ｂ
　ｏ　。

ｂ２．ｂ３に電位変化が起ろうとしても変化することは
ない、よって、線間容旦による選択ビット線ｂ１への影
響を防止でき、かつノイズの発生を抑制できる。また、
非選択ビット線ｂ　　、ｂ　　。

ｂ３は必ず一定電位Ｅとされるため、フローティング状
態に置かれることはなく、非選択状態から選択状態に移
るとき、常に一定の電位Ｅから電圧の立上り（立下り）
が生ずるので不安定動作が生じない。

〔発明の効果〕

以上述べたように、本発明によれば、データ読み出し時
における選択動作に伴って、非選択ビット線は常に一定
の電位に固定されるので、ノイズの発生を抑制して誤動
作を防止するとともに、選択ビット線の変更時における
不安定動作を防止することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明のＲＯＭの全体構成図、第３図は本発明
のビット線制御回路図、第４図はビット線の等価回路図
、 第５図は第４図の各部電位変化説明図である。 １・・・選択ロジック、 ２・・・アドレスバッファ、 ３・・・ロウデコーダ、 ４・・・メモリセルアレイ、 ５・・・コラムデコーダ、 ６・・・センスアンプ、 ７・・・出力バッファ、 ８・・・ビット線制御回路、 ９・・・電源母線、 Ａｉｎ、Ｂｉｎ・・・アドレス信号、 ｂｏ〜ｂ３・・・ビット線、 ＭＣ〜Ｍ　Ｃ３・・・メモリセル、 Ｓｏ〜Ｓ３・・・トランジスタ。 本発明のビ／ト線制イ卸回路図 第　　３　　図 本発明のＲＯＭの全体構成図 ビ ト線の等価回路図 第４図 第４図の各部電位変化説明図 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 　複数のビット線（ｂ＿０〜ｂ＿ｎ）とワード線との各
   交点にそれぞれメモリセル（ＭＣ＿０〜ＭＣ＿ｎ）が接
   続され、前記ビット線（ｂ＿０〜ｂ＿ｎ）にビット線電
   位を与えるとともに、当該選択メモリセル（ＭＣ＿０〜
   ＭＣ＿ｎ）に対応するビット線の電位をセンスアンプ（
   ６）を介して読み出すようにした不揮発性半導体記憶装
   置において、 少なくとも前記選択メモリセル（ＭＣ＿ｉ）に対応する
   ビット線に隣接する非選択ビット線（ＭＣ＿ｉ＿−＿１
   、ＭＣ＿ｉ＿＋＿１）の電位を強制的に一定電位（Ｅ）
   に固定するビット線制御回路（８）を備えたことを特徴
   とする不揮発性半導体記憶装置。