JPH03119461A - アクセス制御回路装置 - Google Patents
アクセス制御回路装置Info
- Publication number
- JPH03119461A JPH03119461A JP2188150A JP18815090A JPH03119461A JP H03119461 A JPH03119461 A JP H03119461A JP 2188150 A JP2188150 A JP 2188150A JP 18815090 A JP18815090 A JP 18815090A JP H03119461 A JPH03119461 A JP H03119461A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- data
- memory
- access
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 105
- 230000004044 response Effects 0.000 claims description 5
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 102100030551 Protein MEMO1 Human genes 0.000 description 4
- 101710176845 Protein MEMO1 Proteins 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、少なくとも2個のプロセッサによるメモリへ
のアクセスを制御する回路装置であって、クロックパル
スによって制御され、プロセッサからのリクエスト信号
を受信し、メモリへのアクセスを制御する制御信号を発
生し、アクセスが終了する前に優先プロセッサからのリ
クエスト信号が発生したとき一方のプロセッサに対する
アクセスの実行を中断させる制御回路を具えるアクセス
制御回路装置に関するものである。
のアクセスを制御する回路装置であって、クロックパル
スによって制御され、プロセッサからのリクエスト信号
を受信し、メモリへのアクセスを制御する制御信号を発
生し、アクセスが終了する前に優先プロセッサからのリ
クエスト信号が発生したとき一方のプロセッサに対する
アクセスの実行を中断させる制御回路を具えるアクセス
制御回路装置に関するものである。
この型式の回路装置はドイツ国特許出願公開第3502
721号から既知である。この既知の回路装置において
は、各プロセッサに対してアドレスレジスタを設けてい
る。しかし、メモリのデータ端子は、中間バラツブを用
いることなく制御バススイッチを介してプロセッサの対
応するデータ端子に接続されている。しかしながら、多
くのブロモ・ンサではデータの読出及び受は入れに十分
な時間期間例えばクロックパルス数個分の時間期間を必
要とし、この時間期間中メモリをアドレス状態に維持し
てデータの読み込み瞬時までデータを有効に保持する必
要がある。さらに、低い優先順位のプロセッサによるア
クセスが優先プロセッサによって中断された場合、メモ
リへのアクセスが自由になるまで低い優先順位のプロセ
ッサのリクエストを引き続いて繰り返す必要がある。こ
のような構成では、アクセスに長時間必要とするばかり
でなくソフトウェアについても付加的な工程が必要にな
ってしまう。従って、順次アクセスの最大速度はメモリ
の処理速度ではなくプロセッサのアクセス速度によって
決まってしまう。
721号から既知である。この既知の回路装置において
は、各プロセッサに対してアドレスレジスタを設けてい
る。しかし、メモリのデータ端子は、中間バラツブを用
いることなく制御バススイッチを介してプロセッサの対
応するデータ端子に接続されている。しかしながら、多
くのブロモ・ンサではデータの読出及び受は入れに十分
な時間期間例えばクロックパルス数個分の時間期間を必
要とし、この時間期間中メモリをアドレス状態に維持し
てデータの読み込み瞬時までデータを有効に保持する必
要がある。さらに、低い優先順位のプロセッサによるア
クセスが優先プロセッサによって中断された場合、メモ
リへのアクセスが自由になるまで低い優先順位のプロセ
ッサのリクエストを引き続いて繰り返す必要がある。こ
のような構成では、アクセスに長時間必要とするばかり
でなくソフトウェアについても付加的な工程が必要にな
ってしまう。従って、順次アクセスの最大速度はメモリ
の処理速度ではなくプロセッサのアクセス速度によって
決まってしまう。
従って、本発明の目的は、冒頭部で述べた型式のアクセ
ス制御回路装置において、接続したプロセッサのサイク
ル時間にかかわらず、アクセスについてメモリの最大処
理速度を広い範囲に亘って利用できるアクセス制御回路
装置を提供するものである。
ス制御回路装置において、接続したプロセッサのサイク
ル時間にかかわらず、アクセスについてメモリの最大処
理速度を広い範囲に亘って利用できるアクセス制御回路
装置を提供するものである。
この目的は、各プロセッサに対して入力データ及び/又
は出力データ用のデータレジスタを設け、5− 6一 これらデータレジスタをメモリのデータ端子と関連する
プロセッサのデータ端子との間に接続し、メモリにデー
タを書込むためのリクエスト信号の発生に応じて、前記
制御回路がプロセッサから供給されたデータを関連する
データレジスタに直接書込み、メモリからのデータを読
出す場合、リクエスト信号があった後所定の時間期間中
に優先プロセッサからのリクエスト信号が生じない場合
には前記制御回路がメモリのデータ出力部に供給された
データを関連するデータレジスタに書込み、非優先プロ
セッサのアクセスの実行中に優先プロセッサからのリク
エスト信号が生じた場合には、はじめに優先アクセス実
行し、その後直ちに未完了のアクセスを自動的に引き継
ぐように構成することにより達成される。
は出力データ用のデータレジスタを設け、5− 6一 これらデータレジスタをメモリのデータ端子と関連する
プロセッサのデータ端子との間に接続し、メモリにデー
タを書込むためのリクエスト信号の発生に応じて、前記
制御回路がプロセッサから供給されたデータを関連する
データレジスタに直接書込み、メモリからのデータを読
出す場合、リクエスト信号があった後所定の時間期間中
に優先プロセッサからのリクエスト信号が生じない場合
には前記制御回路がメモリのデータ出力部に供給された
データを関連するデータレジスタに書込み、非優先プロ
セッサのアクセスの実行中に優先プロセッサからのリク
エスト信号が生じた場合には、はじめに優先アクセス実
行し、その後直ちに未完了のアクセスを自動的に引き継
ぐように構成することにより達成される。
各プロセッサについてデータレジスタを用いることによ
り、メモリと接続したプロセッサとの間で高い範囲に亘
る分離が達成され、メモリに対する順次アクセス速度は
個々のプロセッサの速度に依存しなくなる。この理由は
、メモリから読出したデータは、プロセッサによって処
理されるまで関連するプロセッサ用のデータレジスタに
おいて利用することができ、その期間中にメモリに対す
る別のアクセスについて処理することができるためであ
る。メモリへの書込期間中においてもプロセッサとメモ
リとの間の結合を分離することができ、その瞬時におい
てメモリへのアクセスが可能か否かを問わずプロセッサ
は書込むべきデータをデータメモリに直接書き込むこと
ができ、他の処理操作を連続して行なうことができ、メ
モリへのデータの実際の書込みはその後行なうことがで
きる。このように構成することにより、速度の遅いプロ
セッサによるアクセスにおけるメモリ操作を促進でるだ
けでなく、アクセスが衝突した場合においてもプロセッ
サの操作を促進することができる。
り、メモリと接続したプロセッサとの間で高い範囲に亘
る分離が達成され、メモリに対する順次アクセス速度は
個々のプロセッサの速度に依存しなくなる。この理由は
、メモリから読出したデータは、プロセッサによって処
理されるまで関連するプロセッサ用のデータレジスタに
おいて利用することができ、その期間中にメモリに対す
る別のアクセスについて処理することができるためであ
る。メモリへの書込期間中においてもプロセッサとメモ
リとの間の結合を分離することができ、その瞬時におい
てメモリへのアクセスが可能か否かを問わずプロセッサ
は書込むべきデータをデータメモリに直接書き込むこと
ができ、他の処理操作を連続して行なうことができ、メ
モリへのデータの実際の書込みはその後行なうことがで
きる。このように構成することにより、速度の遅いプロ
セッサによるアクセスにおけるメモリ操作を促進でるだ
けでなく、アクセスが衝突した場合においてもプロセッ
サの操作を促進することができる。
データレジスタを用いる2個のボートのアクセス特に2
個のプロセッサからアクセスできるメモリ(デュアル
ボート メモリ)が既知である。
個のプロセッサからアクセスできるメモリ(デュアル
ボート メモリ)が既知である。
例えば、メモリに記録すべきデータをレジスタに一時的
に記憶するメモリ装置は特開昭63−183678号公
報及び1985年2月に発行さそれた雑誌アイイーイー
イー アイニスニスシーシー コンファレンス(IEE
E l5SCCkonfcvenzberichte)
第44〜45頁に記載されている。さらに、メモリの制
御については米国特許第4796232号公報に記載さ
れており、このメモリ制御方式ではメモリから読出しデ
ータ用に一方のプロセッサについてだけデータレジスタ
が設けられている。この特許公報には記憶すべきデータ
及び読出したデータの両方についてデータレジスタを設
けることについて何んら記載されておらず、しかもプロ
セッサ又はメモリに対してアクセスする素子は全て相互
に等しいランク付けがされており、さらにアクセスがス
タートした場合各アクセスが完全に終了した後側のボー
トからのアクセスが開始するように構成されている。
に記憶するメモリ装置は特開昭63−183678号公
報及び1985年2月に発行さそれた雑誌アイイーイー
イー アイニスニスシーシー コンファレンス(IEE
E l5SCCkonfcvenzberichte)
第44〜45頁に記載されている。さらに、メモリの制
御については米国特許第4796232号公報に記載さ
れており、このメモリ制御方式ではメモリから読出しデ
ータ用に一方のプロセッサについてだけデータレジスタ
が設けられている。この特許公報には記憶すべきデータ
及び読出したデータの両方についてデータレジスタを設
けることについて何んら記載されておらず、しかもプロ
セッサ又はメモリに対してアクセスする素子は全て相互
に等しいランク付けがされており、さらにアクセスがス
タートした場合各アクセスが完全に終了した後側のボー
トからのアクセスが開始するように構成されている。
メモリにアクセスする場合、多重ピットデータワードが
毎回並列に読出され又は書込まれる。メモリワードのビ
ット数は、プロセッサのデータワードのビット数としば
しば相異している。特に、メモリワードは8ビツトであ
り、プロセッサは16ビツトのデータワードを利用して
いる。この場合、プロセッサのデータワードはメモリの
2個の相異するアドレス好ましくは順次のアドレスに記
憶する。メモリに対してプロセッサからできるだけ簡単
にアクセスできるようにするため、本発明による別の実
施例においては、メモリのP倍のワード幅を有するワー
ドを少なくとも1個のプロセッサ又はプロセッサから転
送するために、前記制御回路がメモリに対してP個の追
加のサブアドレス信号を順次発生すると共にプロセッタ
から供給されるアドレス信号によりメモリにP個のメモ
リワードを順次アドレスし、プロセッサに対してメモリ
のワード幅を有するP個のデータレジスタを設け、メモ
リが読出されたときメモリからのP個のワード部分を順
次記憶し、最後にワード部分杏記憶した後このプロセッ
サ用のデータ端子上に全てのワード部分を並列に出力し
、メモリに書込操作を行なう場合プロセッサによってメ
モリに書込むべきデータワードの異なるワード部分を並
列に取り出0 し、これらワード部分をメモリに1@次出力する。
毎回並列に読出され又は書込まれる。メモリワードのビ
ット数は、プロセッサのデータワードのビット数としば
しば相異している。特に、メモリワードは8ビツトであ
り、プロセッサは16ビツトのデータワードを利用して
いる。この場合、プロセッサのデータワードはメモリの
2個の相異するアドレス好ましくは順次のアドレスに記
憶する。メモリに対してプロセッサからできるだけ簡単
にアクセスできるようにするため、本発明による別の実
施例においては、メモリのP倍のワード幅を有するワー
ドを少なくとも1個のプロセッサ又はプロセッサから転
送するために、前記制御回路がメモリに対してP個の追
加のサブアドレス信号を順次発生すると共にプロセッタ
から供給されるアドレス信号によりメモリにP個のメモ
リワードを順次アドレスし、プロセッサに対してメモリ
のワード幅を有するP個のデータレジスタを設け、メモ
リが読出されたときメモリからのP個のワード部分を順
次記憶し、最後にワード部分杏記憶した後このプロセッ
サ用のデータ端子上に全てのワード部分を並列に出力し
、メモリに書込操作を行なう場合プロセッサによってメ
モリに書込むべきデータワードの異なるワード部分を並
列に取り出0 し、これらワード部分をメモリに1@次出力する。
このように構成すれれば、プロセッサに対してメモリは
対応するより長いデータワード長を有するように作用し
、メモリについては、メモリをより長いワード幅を有す
るように設計することな(単に数個の順次アクセス操作
を行なうだけでよい。
対応するより長いデータワード長を有するように作用し
、メモリについては、メモリをより長いワード幅を有す
るように設計することな(単に数個の順次アクセス操作
を行なうだけでよい。
この結果、メモリとプロセッサとの間における高速分離
に加えて、データワード幅を分割することもできる。プ
ロセッサの長いデータワードの種々のワード部分をメモ
リのデータワード幅に適合させるため、本発明の別の実
施例では、各プロセッサ用のP個のデータレジスタを直
列に接続し、シストレジスタを構成する。シフトレジス
タは並列−直列変換手段であり、他の種々の用途にも使
用されている。
に加えて、データワード幅を分割することもできる。プ
ロセッサの長いデータワードの種々のワード部分をメモ
リのデータワード幅に適合させるため、本発明の別の実
施例では、各プロセッサ用のP個のデータレジスタを直
列に接続し、シストレジスタを構成する。シフトレジス
タは並列−直列変換手段であり、他の種々の用途にも使
用されている。
デジタルのシステムの場合、通常クロック信号によって
制御され又は同期している。数個のプロセッサと通常の
メモリを具えるシステムの場合、通常のクロック発生器
を利用でき、或いはクロック発生器を各プロセッサに関
連させることができる。特に、クロック発生器を各プロ
セッサに関連させる場合、本発明の実施例においては、
制御回路が2個の同一の回路部分で構成され、これら回
路部分がプロセッサからの同一のリクエスト信号を並列
に受信し、一方の回路部分をクロックパルスの立上り縁
で制御し、他方の回路部分をクロックパルスの立下り縁
で制御し、前記メモリ及びレジスタ用の制御信号を、関
連するクロックパルスがプロセッサからのリクエスト信
号の後最初に生ずる回路部分により発生させるように構
成する。
制御され又は同期している。数個のプロセッサと通常の
メモリを具えるシステムの場合、通常のクロック発生器
を利用でき、或いはクロック発生器を各プロセッサに関
連させることができる。特に、クロック発生器を各プロ
セッサに関連させる場合、本発明の実施例においては、
制御回路が2個の同一の回路部分で構成され、これら回
路部分がプロセッサからの同一のリクエスト信号を並列
に受信し、一方の回路部分をクロックパルスの立上り縁
で制御し、他方の回路部分をクロックパルスの立下り縁
で制御し、前記メモリ及びレジスタ用の制御信号を、関
連するクロックパルスがプロセッサからのリクエスト信
号の後最初に生ずる回路部分により発生させるように構
成する。
このように構成することにより、各リクエスト信号はク
ロックパルスの次の立に縁又は立下縁により処理される
ので、リクエスト信号の処理における遅延は1クロック
期間の1/2にすぎない。
ロックパルスの次の立に縁又は立下縁により処理される
ので、リクエスト信号の処理における遅延は1クロック
期間の1/2にすぎない。
非優先プロセッサにより直前にスタートしたアクセスに
よって記憶される予定のメモリワードを、優先プロセッ
サが読出そうとメモリをアクセスすることがしばしば生
ずる可能性がある。この場合、非優先プロセッサの書込
アドレスは、その記憶が完了する前に中断され、優先プ
ロセッサはその以1 2 前に記録したデータワードを読み出してしまう。
よって記憶される予定のメモリワードを、優先プロセッ
サが読出そうとメモリをアクセスすることがしばしば生
ずる可能性がある。この場合、非優先プロセッサの書込
アドレスは、その記憶が完了する前に中断され、優先プ
ロセッサはその以1 2 前に記録したデータワードを読み出してしまう。
このような不都合を解消し優先プロセッサが常時最新の
データを受信するようにするため、本発明の別の実施例
は、制御回路がアドレス比較器を有し、非優先プロセッ
サによる書込アクセスが終了していない間に優先プロセ
ッサの読出リクエスト信号が生じた場合、前記アドレス
比較器が読出アドレスと書込アドレスとを比較し、互い
に一致した場合非優先プロセッサによって関連するデー
タレジスタに記憶したデータを優先プロセッサのデータ
レジスタに直接転送するように構成したことを特徴とす
る。このように構成すれば、優先プロセッサは、未だメ
モリに記憶されていない最新データワードを得ることが
できる。
データを受信するようにするため、本発明の別の実施例
は、制御回路がアドレス比較器を有し、非優先プロセッ
サによる書込アクセスが終了していない間に優先プロセ
ッサの読出リクエスト信号が生じた場合、前記アドレス
比較器が読出アドレスと書込アドレスとを比較し、互い
に一致した場合非優先プロセッサによって関連するデー
タレジスタに記憶したデータを優先プロセッサのデータ
レジスタに直接転送するように構成したことを特徴とす
る。このように構成すれば、優先プロセッサは、未だメ
モリに記憶されていない最新データワードを得ることが
できる。
以下、図面に基づき本発明の詳細な説明する。
(実施例)
第1図において、メモリ10を、制御回路2を経て2個
のプロセッサのデータリード部、アドレスリード部及び
制御リードに接続する。尚、図面を明瞭なものとするた
め、これら2個のプロセッサは図面上省略する。アドレ
スバス24、制御バス25及びデータバス26を一方の
プロセッサに接続し、アドレスバス28、制御バス29
及びデータバス30を他方のプロセッサに接続する。本
例では、他方のプロセッサは優先プロセッサとする。原
理的に、別の複数のプロセッサを同様な方法で制御回路
2に接続することもでき。アドレスバス24.2Bを介
してアドレス信号をプロセッサから制御回路2に供給し
、データワードをデータバス26.30を介して両方向
に転送することができる。制御バス25゜29はプロセ
ッサに到る導体部並びにプロセッサから制御回路2まで
延在する制御リード部を具える。
のプロセッサのデータリード部、アドレスリード部及び
制御リードに接続する。尚、図面を明瞭なものとするた
め、これら2個のプロセッサは図面上省略する。アドレ
スバス24、制御バス25及びデータバス26を一方の
プロセッサに接続し、アドレスバス28、制御バス29
及びデータバス30を他方のプロセッサに接続する。本
例では、他方のプロセッサは優先プロセッサとする。原
理的に、別の複数のプロセッサを同様な方法で制御回路
2に接続することもでき。アドレスバス24.2Bを介
してアドレス信号をプロセッサから制御回路2に供給し
、データワードをデータバス26.30を介して両方向
に転送することができる。制御バス25゜29はプロセ
ッサに到る導体部並びにプロセッサから制御回路2まで
延在する制御リード部を具える。
制御リード部はす□クエスト信号用のリードを含む。こ
のリクエスト信号は関連するアドレスバス上にアドレス
信号が有効か否かを同時に指示する。このリクエスト信
号を用いてアドレス信号をアドレスレジスタ14.18
に書込む。さらに、制御信号を制御回路12に供給し、
この制御回路において対応する制御信号又は制御信号列
をメモ1月0用の制御バス13上に発生する。この制御
回路には、優3 4 光性すなわち関連するプロセッサをいかにして優先させ
るのを制御する。この制御回路は後述する別の制御信号
も発生する。
のリクエスト信号は関連するアドレスバス上にアドレス
信号が有効か否かを同時に指示する。このリクエスト信
号を用いてアドレス信号をアドレスレジスタ14.18
に書込む。さらに、制御信号を制御回路12に供給し、
この制御回路において対応する制御信号又は制御信号列
をメモ1月0用の制御バス13上に発生する。この制御
回路には、優3 4 光性すなわち関連するプロセッサをいかにして優先させ
るのを制御する。この制御回路は後述する別の制御信号
も発生する。
アドレスレジスタ14.18の出力部をそれぞれバス1
5及び19を介してマルチプレクサ22に接続する。こ
のマルチプレクサは、リード部37を介して制御回路に
よりこれらバス15又は19の一方がメモリ用のアドレ
スリード部23に接続されるように制御される。一方、
アドレスレジスタ14.18はいわゆるトリステート出
力部を有することができ、これら出力部を相互接続並び
にメモリ10のアドレスバス23に直接接続すると共に
、必要な場合低オーミツクになるように制御回路12に
より接続される。
5及び19を介してマルチプレクサ22に接続する。こ
のマルチプレクサは、リード部37を介して制御回路に
よりこれらバス15又は19の一方がメモリ用のアドレ
スリード部23に接続されるように制御される。一方、
アドレスレジスタ14.18はいわゆるトリステート出
力部を有することができ、これら出力部を相互接続並び
にメモリ10のアドレスバス23に直接接続すると共に
、必要な場合低オーミツクになるように制御回路12に
より接続される。
接続されているプロセッサのデータバス26.30につ
いてそれぞれデータレジスタ17.20を設け、両方向
転送するためにプロセッサデータワード全体に対するデ
ータレジスタをそれぞれ割り当て、又はデータ方向に応
じてプロセッサデータワードについて単一のデータレジ
スタの入力部と出力部を切換えることができるように構
成する。このデータ方向は制御バス25.29上の対応
する信号により決定する。すなわち、書込操作又は読出
操作に際しメモ1月0ヘアクセスすべきか否かを指示す
るいわゆる書込制御信号によって決定する。書込操作を
行なう場合、関連するデータは、データバス26、30
を介して関連するプロセッサから書込信号と共に又は書
込信号の前に供給され、この制御信号により関連するデ
ータレジスタに直接書込まれる。さらに、この書込信号
は制御回路12に入力し、この制御回路は、入力した制
御信号に応じて制御バス13を介して対応する制御信号
をメモ1月Oに供給すると共に、選択信号により接続部
31.33を介して関連するデータレジスタの出力を適
切に選択し、このデータレジスタに含まれるデータをデ
ータバスを介してメモ1月0のデータ端子に供給する。
いてそれぞれデータレジスタ17.20を設け、両方向
転送するためにプロセッサデータワード全体に対するデ
ータレジスタをそれぞれ割り当て、又はデータ方向に応
じてプロセッサデータワードについて単一のデータレジ
スタの入力部と出力部を切換えることができるように構
成する。このデータ方向は制御バス25.29上の対応
する信号により決定する。すなわち、書込操作又は読出
操作に際しメモ1月0ヘアクセスすべきか否かを指示す
るいわゆる書込制御信号によって決定する。書込操作を
行なう場合、関連するデータは、データバス26、30
を介して関連するプロセッサから書込信号と共に又は書
込信号の前に供給され、この制御信号により関連するデ
ータレジスタに直接書込まれる。さらに、この書込信号
は制御回路12に入力し、この制御回路は、入力した制
御信号に応じて制御バス13を介して対応する制御信号
をメモ1月Oに供給すると共に、選択信号により接続部
31.33を介して関連するデータレジスタの出力を適
切に選択し、このデータレジスタに含まれるデータをデ
ータバスを介してメモ1月0のデータ端子に供給する。
読出操作のアクセスを行なう場合、上述した実施例にお
いて、バス28.29及び30に接続されているプロセ
ッサは16ビツトのデータワードを処理し、一方メモリ
10ハ各メモリアドレス毎に8ビツトデータだけを含む
ものとする。このプロセッサからの各リクエスト信号に
応じて、メモ1月0の2個のアドレスは直接的に順次ア
ドレスされ、読出されたデータワードはデータレジスタ
20に順次書込まれデータバス30を介して並列して出
力される。メモ1月0の2個のデータワードの順序を制
御するため、このプロセッサのアドレスについてリード
部35によりアドレスバス19を延在させ、このリード
部の信号は制御回路12から発生する。このリード部3
5の信号は1個の二進値を保持し、メモIn0の対応す
るアドレスに記憶されているデータワードが読出されデ
ータレジスタ20に記憶されると直ちに、リード部35
の信号が他方の二進値に切り換わり(このリード部の信
号が最下位のアドレスビットを表わす場合、この信号は
メモリ用の隣りのアドレスを制御する)、読出されたデ
ータワードは制御回路12からのリード部31上の対応
する信号によりデータレジスタ20に書込まれる。
いて、バス28.29及び30に接続されているプロセ
ッサは16ビツトのデータワードを処理し、一方メモリ
10ハ各メモリアドレス毎に8ビツトデータだけを含む
ものとする。このプロセッサからの各リクエスト信号に
応じて、メモ1月0の2個のアドレスは直接的に順次ア
ドレスされ、読出されたデータワードはデータレジスタ
20に順次書込まれデータバス30を介して並列して出
力される。メモ1月0の2個のデータワードの順序を制
御するため、このプロセッサのアドレスについてリード
部35によりアドレスバス19を延在させ、このリード
部の信号は制御回路12から発生する。このリード部3
5の信号は1個の二進値を保持し、メモIn0の対応す
るアドレスに記憶されているデータワードが読出されデ
ータレジスタ20に記憶されると直ちに、リード部35
の信号が他方の二進値に切り換わり(このリード部の信
号が最下位のアドレスビットを表わす場合、この信号は
メモリ用の隣りのアドレスを制御する)、読出されたデ
ータワードは制御回路12からのリード部31上の対応
する信号によりデータレジスタ20に書込まれる。
第2図はメモリのデータワード幅を関連するプロセッサ
のより大きなデータワード幅に整合させるためのデータ
レジスタ20の実施可能な構成を示す。第2図において
、データバス11をメモリデータワード幅(本例の場合
、8ビツト)を有するレジスタ40の入力部に接続し、
レジスタ40の出力部41を切り換えたバススイッチ4
6を介してデータバス30の最上位桁のデータ用のリー
ド部に接続する。
のより大きなデータワード幅に整合させるためのデータ
レジスタ20の実施可能な構成を示す。第2図において
、データバス11をメモリデータワード幅(本例の場合
、8ビツト)を有するレジスタ40の入力部に接続し、
レジスタ40の出力部41を切り換えたバススイッチ4
6を介してデータバス30の最上位桁のデータ用のリー
ド部に接続する。
レジスタの出力部41は8ビツト幅を有する別のレジス
タ42の入力部にも接続され、この別のレジスタ42の
出力部は別の切り換えられたバスドライバ44をを介し
てデータバスの他のリード部に接続する。これらバスド
ライバ44及び46は最初間いてお(。
タ42の入力部にも接続され、この別のレジスタ42の
出力部は別の切り換えられたバスドライバ44をを介し
てデータバスの他のリード部に接続する。これらバスド
ライバ44及び46は最初間いてお(。
最初のデータワードがメモリ10からデータバス11を
介して供給されると、このデータワードは、第1図の制
御回路12からのリード部31b上の信号によりレジス
タ40に書込まれる。同時にレジスタ40のそれ以前の
内容はレジスタ42に書込まれる。
介して供給されると、このデータワードは、第1図の制
御回路12からのリード部31b上の信号によりレジス
タ40に書込まれる。同時にレジスタ40のそれ以前の
内容はレジスタ42に書込まれる。
尚、この処理はこの説明において対応していない。
データバス11を介して供給された第2のデータワード
も同様にリード部31b上の対応する信号によりレジス
タ40に書込まれ、従ってこのレジスタは 7− 8 第2のデータワーどを含むことになり、第1のデータワ
ードは同時に別のレジスタ42に転送される。
も同様にリード部31b上の対応する信号によりレジス
タ40に書込まれ、従ってこのレジスタは 7− 8 第2のデータワーどを含むことになり、第1のデータワ
ードは同時に別のレジスタ42に転送される。
従って、バスドライバ44及び46は閉成し、2個の8
ビツトデータワードは16ビツトデータワードとしてプ
ロセッサに供給される。
ビツトデータワードは16ビツトデータワードとしてプ
ロセッサに供給される。
同様に、16ビツトのデータワードをメモリに書込む場
合、2個の8ビツトレジスタ50及び52を設ける。レ
ジスタ50はマルチプレクサ54を介してプロセッサの
データワードの対応する8ビット部分を受信する。レジ
スタ50及び52への書込は、制御バス29に含まれる
リード部29aを介して供給される書込制御信号の制御
のもとで実行する。
合、2個の8ビツトレジスタ50及び52を設ける。レ
ジスタ50はマルチプレクサ54を介してプロセッサの
データワードの対応する8ビット部分を受信する。レジ
スタ50及び52への書込は、制御バス29に含まれる
リード部29aを介して供給される書込制御信号の制御
のもとで実行する。
最初、レジスタ50に含まれる8ビツトデータワードを
データバス11を経てメモリ10に供給しリード部35
の1個の二進値によって決定されるアドレスに書込む。
データバス11を経てメモリ10に供給しリード部35
の1個の二進値によって決定されるアドレスに書込む。
次に、リード部35上の二進値が切換わり、リード部3
1aを介してレジスタ52に記憶されているデータワー
ドがマルチプレクサ54を介してレジスタ50に書込ま
れ、このデータワードはデータバス11を介してメモリ
用に供給され書込まれる。一方、2個のレジスタ50及
び52は人力部30に対して並列になるように切り換わ
ることができ、マルチプレクサ54はレジスタ50又は
52の一方をデータバス11に選択的に接続する。
1aを介してレジスタ52に記憶されているデータワー
ドがマルチプレクサ54を介してレジスタ50に書込ま
れ、このデータワードはデータバス11を介してメモリ
用に供給され書込まれる。一方、2個のレジスタ50及
び52は人力部30に対して並列になるように切り換わ
ることができ、マルチプレクサ54はレジスタ50又は
52の一方をデータバス11に選択的に接続する。
制御回路12は既知の優先制御回路を具える。この優先
制御は、制御バス25に接続されているプロセッサから
のリクエスト信号に対して制御バス29に接続されてい
るプロセッサからのリクエストについて優先性を与える
。また、制御回路12は多数の選択回路を具え、これら
選択回路も制御バス29又は25をバス13を介してメ
モリIOに接続するための制御リード部を同様に選択す
る。制御回路12はシーケンサも具える。このシーケン
サは、例えばメモリIOから読出したデータを関連する
データレジスタに書込むための制御信号を関連するアド
レスの選択及び転送が終った後予め定めた時間期間で発
生させる。この時間遅延及び制御信号を発生させる別の
操作はクロック発生器からのクロック信号により制御す
る。尚、このクロック発生器は第1図においては図面を
明瞭にするため省略した。
制御は、制御バス25に接続されているプロセッサから
のリクエスト信号に対して制御バス29に接続されてい
るプロセッサからのリクエストについて優先性を与える
。また、制御回路12は多数の選択回路を具え、これら
選択回路も制御バス29又は25をバス13を介してメ
モリIOに接続するための制御リード部を同様に選択す
る。制御回路12はシーケンサも具える。このシーケン
サは、例えばメモリIOから読出したデータを関連する
データレジスタに書込むための制御信号を関連するアド
レスの選択及び転送が終った後予め定めた時間期間で発
生させる。この時間遅延及び制御信号を発生させる別の
操作はクロック発生器からのクロック信号により制御す
る。尚、このクロック発生器は第1図においては図面を
明瞭にするため省略した。
9
0
このクロック発生器は両方のプロセッサ又は一方のプロ
セッサ自身がクロック発生器を有することもできる。こ
の場合、これらのクロック発生器で発生するクロック信
号は相互に相異させることもできる。なお、クロック信
号の発生は、リクエスト信号の後の次のクロックパルス
の縁部に応じてだけ開始させることもできる。この結果
、関連するクロックサイクル中で発生するリクエスト信
号に応じて、1個のクロックサイクルの期間に亘たる書
込期間を発生させることができる。
セッサ自身がクロック発生器を有することもできる。こ
の場合、これらのクロック発生器で発生するクロック信
号は相互に相異させることもできる。なお、クロック信
号の発生は、リクエスト信号の後の次のクロックパルス
の縁部に応じてだけ開始させることもできる。この結果
、関連するクロックサイクル中で発生するリクエスト信
号に応じて、1個のクロックサイクルの期間に亘たる書
込期間を発生させることができる。
第3図は、書込期間を減少させるための制御回路12の
構成を線図的に示す。この制御回路12はほぼ同一構成
の回路部分64及び66を具える。尚、これらの部分は
図面を簡単なものとするためブロックで表示する。この
理由は、そめ内部構成は、制御バス25.29を経て到
来する制御信号及び用いる各メモリに必要な制御信号に
よって決まるからである。これら2個の回路部分64及
び66の回路はクロック発生器60によって発生する信
号によって制御される。このクロック信号はリード部6
1を経て回路部分64に直接供給されると共に、インバ
ータ62およびリード部63を経て反転形態の信号とし
て回路部分66に供給される。この結果、リクエスト信
号の後最初にクロックパルス縁部が生ずる回路部分が制
御バス25.29J−のリクエスト信号に応答する。回
路部分64及び66の出力部65及び67で発生した出
力信号はオア回路68で結合され、メモリを制御する関
連する能動信号又は能動信号縁部が出力部又はメモリ用
の制御バス13を介して出力される。
構成を線図的に示す。この制御回路12はほぼ同一構成
の回路部分64及び66を具える。尚、これらの部分は
図面を簡単なものとするためブロックで表示する。この
理由は、そめ内部構成は、制御バス25.29を経て到
来する制御信号及び用いる各メモリに必要な制御信号に
よって決まるからである。これら2個の回路部分64及
び66の回路はクロック発生器60によって発生する信
号によって制御される。このクロック信号はリード部6
1を経て回路部分64に直接供給されると共に、インバ
ータ62およびリード部63を経て反転形態の信号とし
て回路部分66に供給される。この結果、リクエスト信
号の後最初にクロックパルス縁部が生ずる回路部分が制
御バス25.29J−のリクエスト信号に応答する。回
路部分64及び66の出力部65及び67で発生した出
力信号はオア回路68で結合され、メモリを制御する関
連する能動信号又は能動信号縁部が出力部又はメモリ用
の制御バス13を介して出力される。
第1図の回路装置に接続されている2個のプロセッサに
よるアクセス操作について、第4図に一例として示す時
間線図に基いて詳細に説明する。
よるアクセス操作について、第4図に一例として示す時
間線図に基いて詳細に説明する。
最上部に記載したラインは第3図で示すクロック発生器
60のクロック信号を示し、各クロックパルスに1から
12までの符号を付す。尚、プロセッサが個別のクロッ
ク発生器を具える場合でも、プロセッサは、順次の2個
のアクセス用のリクエスト信号間で少なくとも12個の
クロックパルスが生ずるように接続されているものとす
る。
60のクロック信号を示し、各クロックパルスに1から
12までの符号を付す。尚、プロセッサが個別のクロッ
ク発生器を具える場合でも、プロセッサは、順次の2個
のアクセス用のリクエスト信号間で少なくとも12個の
クロックパルスが生ずるように接続されているものとす
る。
1
2
第4図の各時間線図は、信号が生ずる第1図〜第3図の
回路のリード部又はバスを示す符号を以て表示す。
回路のリード部又はバスを示す符号を以て表示す。
第1のパルスに先立ってリクエスト信号が優先されたプ
ロセッサの制御バス29上に発生する。このようにして
初期化されたアドレス信号の処理性及び選択には、1個
のクロックパルスサイクルを必要とするものとする。こ
の結果、第2クロツクパルスの開始時において正しいア
ドレスがメモリ10のアドレスバス23上に存在する。
ロセッサの制御バス29上に発生する。このようにして
初期化されたアドレス信号の処理性及び選択には、1個
のクロックパルスサイクルを必要とするものとする。こ
の結果、第2クロツクパルスの開始時において正しいア
ドレスがメモリ10のアドレスバス23上に存在する。
1+A個のクロックパルスサイクルの後、メモ1月0か
ら読出したデータワードがデータバス11上に現われ、
このデータワードは4番目のクロックパルスの開始時に
レジスタ40に書込まれる。従ってこのデータワードは
4番目のクロックパルス時に接続部41上に現われる。
ら読出したデータワードがデータバス11上に現われ、
このデータワードは4番目のクロックパルスの開始時に
レジスタ40に書込まれる。従ってこのデータワードは
4番目のクロックパルス時に接続部41上に現われる。
5番目のクロックパルスの開始時において、第1図のリ
ード部35上の信号が切換わるため次のアドレスがアド
レスバス23を経てメモリ10に供給され、1y2個の
クロックパルスサイクルの後火のメモリワードがデータ
バス上に現われ、このメモリワードは7番目のクロック
パルスの開始時にレジスタ40に書込まれ、接続部43
に現われ、以前の内容はレジスタ42に転送される。第
2図のバスドライバ44及び46は、データバス30」
二のデータワード全体がプロセッサに対して有効になる
ようにエネーブルされることができる。
ード部35上の信号が切換わるため次のアドレスがアド
レスバス23を経てメモリ10に供給され、1y2個の
クロックパルスサイクルの後火のメモリワードがデータ
バス上に現われ、このメモリワードは7番目のクロック
パルスの開始時にレジスタ40に書込まれ、接続部43
に現われ、以前の内容はレジスタ42に転送される。第
2図のバスドライバ44及び46は、データバス30」
二のデータワード全体がプロセッサに対して有効になる
ようにエネーブルされることができる。
一方、概して、他のプロセッサからのリクエスト信号が
制御バス25にすでに到達し、この制御バスが優先した
プロセッサにより電流アクセスによって書込状態に維持
されている場合がある。このような場合、関連するアト
サスがアドレスレジスタ14に転送され、以前のアドレ
スが終了すると直ちに、すなわち第2のメモリワードが
レジスタに転送さると直ちに、つまり書込状態が終了す
るや否や新しいアドレスを8番目のクロックパルスの開
始時にメモ1月Oに供給する。この結果、新しいデータ
ワードがデータバスラインll上に1+A個のクロック
パルスサイクルの後に再び現われ10番1」のクロック
パルスの開始時にレジスタ17に書込まれ、このプロセ
ッサ用のデータバス26上に現われ 3− 4− る。データバス30上に存在するデータの転送は、必ず
しもその間に終了する必要はない。同様に、データバス
26上に依然としてデータワードが存在している間に、
優先プロセッサによる次のアクセスが起きる可能性もあ
る。
制御バス25にすでに到達し、この制御バスが優先した
プロセッサにより電流アクセスによって書込状態に維持
されている場合がある。このような場合、関連するアト
サスがアドレスレジスタ14に転送され、以前のアドレ
スが終了すると直ちに、すなわち第2のメモリワードが
レジスタに転送さると直ちに、つまり書込状態が終了す
るや否や新しいアドレスを8番目のクロックパルスの開
始時にメモ1月Oに供給する。この結果、新しいデータ
ワードがデータバスラインll上に1+A個のクロック
パルスサイクルの後に再び現われ10番1」のクロック
パルスの開始時にレジスタ17に書込まれ、このプロセ
ッサ用のデータバス26上に現われ 3− 4− る。データバス30上に存在するデータの転送は、必ず
しもその間に終了する必要はない。同様に、データバス
26上に依然としてデータワードが存在している間に、
優先プロセッサによる次のアクセスが起きる可能性もあ
る。
第5図に示す時間線図の場合、優先プロセッサからのリ
クエスト信号は、制御バス25上の対応する信号により
非優先プロセッサによるアクセスがすでに開始している
間に発生したものとする。すなわち、第1のクロックパ
ルスの後端縁が生ずるわずか前にリクエスト信号が生ず
るものとし、メモリ用のアドレスバス23上のアドレス
は第2のクロックパルスの後端縁によって供給され、第
3の制御回路12の回路部分66が起動するものとする
。
クエスト信号は、制御バス25上の対応する信号により
非優先プロセッサによるアクセスがすでに開始している
間に発生したものとする。すなわち、第1のクロックパ
ルスの後端縁が生ずるわずか前にリクエスト信号が生ず
るものとし、メモリ用のアドレスバス23上のアドレス
は第2のクロックパルスの後端縁によって供給され、第
3の制御回路12の回路部分66が起動するものとする
。
第3クロツクパルスの開始時に、優先プロセッサからの
リクエスト信号が制御バス29に現われる。
リクエスト信号が制御バス29に現われる。
関連するアドレスは第4クロツクパルスの開始時にアド
レスバス23上に現われる。はぼ同時に中断したアクセ
ス操作中に読出したデータワードもデータバス11上に
現われるが、このデータワードは、はぼ同時にアドレス
変化が生ずるためもはや信頼性がなく或は安定せず、こ
の結果このデータワードはデータレジスタ17に転送さ
れることができない。しかしながら、第4クロツクパル
スの開始時にアドレスが変化するため、優先プロセッサ
のデータワードの第1の部分が第5クロツクパルスの縁
部で現われ、このデータワードは第6クロツクパルスの
開始時にレジスタ40に転送され接続部41に現われる
。従って、このデータワードの第2の部分がアドレスさ
れ第4図に示す方法と同一の方法でレジスタ40に転送
され、このデータワードの第1の部分はメモリ42にお
いて消去される。この処理は9番目のクロックパルスの
開始時に行なわれる。
レスバス23上に現われる。はぼ同時に中断したアクセ
ス操作中に読出したデータワードもデータバス11上に
現われるが、このデータワードは、はぼ同時にアドレス
変化が生ずるためもはや信頼性がなく或は安定せず、こ
の結果このデータワードはデータレジスタ17に転送さ
れることができない。しかしながら、第4クロツクパル
スの開始時にアドレスが変化するため、優先プロセッサ
のデータワードの第1の部分が第5クロツクパルスの縁
部で現われ、このデータワードは第6クロツクパルスの
開始時にレジスタ40に転送され接続部41に現われる
。従って、このデータワードの第2の部分がアドレスさ
れ第4図に示す方法と同一の方法でレジスタ40に転送
され、このデータワードの第1の部分はメモリ42にお
いて消去される。この処理は9番目のクロックパルスの
開始時に行なわれる。
優先プロセッサによるアクセスは、原理的にこのように
して終了し、その後最新の瞬時にすなわち10番目のク
ロックパルスの開始時において、アクセスがまだ完了し
ていない非優先プロセッサのアドレスがメモリ10用の
アドレスバス23に供給され、読出されたワードが12
番目のクロックパルス5 6 の開始時にデータレジスタに書込まれデータバス26に
現われる。一方、制御バス29上のリクエスト信号の開
始時から関連するデータワードの出力時までの間で長時
間経過しているので、このプロセッサは、必要な場合制
御回路12からの対応信号により優先プロセッサによる
アクセスが終了する前に書込状態にセットする必要があ
る。プロセッサのクロック周波数が互いに大きく相異し
、特に非優先プロセッサのクロック周波数が一層高い場
合、このセット処理は重要である。
して終了し、その後最新の瞬時にすなわち10番目のク
ロックパルスの開始時において、アクセスがまだ完了し
ていない非優先プロセッサのアドレスがメモリ10用の
アドレスバス23に供給され、読出されたワードが12
番目のクロックパルス5 6 の開始時にデータレジスタに書込まれデータバス26に
現われる。一方、制御バス29上のリクエスト信号の開
始時から関連するデータワードの出力時までの間で長時
間経過しているので、このプロセッサは、必要な場合制
御回路12からの対応信号により優先プロセッサによる
アクセスが終了する前に書込状態にセットする必要があ
る。プロセッサのクロック周波数が互いに大きく相異し
、特に非優先プロセッサのクロック周波数が一層高い場
合、このセット処理は重要である。
上述した操作は、データワードの書込と同様な方法で実
行されるので、これらの操作については別に図示しない
ことにする。しかしながら、各書込アクセスは、書込む
べきアドレスにおける読出操作(その後書込操作に切り
換わる)によって開始させるのが好ましい。しかしなが
ら、データワードの書込中優先プロセッサによるアクセ
スによヮてこの書込操作が中断した場合、非優先プロセ
ッサのいかなる書込期間はキャンセルされる。この理由
は、書込むべきデータが非優先プロセッサのデータレジ
スタにすでに存在するからである。
行されるので、これらの操作については別に図示しない
ことにする。しかしながら、各書込アクセスは、書込む
べきアドレスにおける読出操作(その後書込操作に切り
換わる)によって開始させるのが好ましい。しかしなが
ら、データワードの書込中優先プロセッサによるアクセ
スによヮてこの書込操作が中断した場合、非優先プロセ
ッサのいかなる書込期間はキャンセルされる。この理由
は、書込むべきデータが非優先プロセッサのデータレジ
スタにすでに存在するからである。
この書込操作は、優先プロセッサによって中断したアク
セスが終了した後読出の場合と同様な方法で制御回路1
2により自動的に引き続いて行なわれる。
セスが終了した後読出の場合と同様な方法で制御回路1
2により自動的に引き続いて行なわれる。
必要な操作を行なうためのクロックサイクルの数は単に
例示的に選択したものであり、このりqツクサイクルの
数は制御回路及びメモリの構成に応じて相異させること
ができる。
例示的に選択したものであり、このりqツクサイクルの
数は制御回路及びメモリの構成に応じて相異させること
ができる。
非優先プロセッサの書込処理が優先プロセッサの読出ア
クセスによって中断され非優先プロセッサが記録しよう
とするアドレスと同一のアドレスが読出される場合、優
先プロセッサは、記録される予定のメモリに未だ記録さ
れていないデータワードを受信する。この処理は、第6
図に示す制御回路12の拡大した構成により行なわれる
。第6図において、この処理の説明に重要な構成ツj素
だけを図示し、第1図で用いた構成要素と同一の構成要
素には同一の符号を付す。
クセスによって中断され非優先プロセッサが記録しよう
とするアドレスと同一のアドレスが読出される場合、優
先プロセッサは、記録される予定のメモリに未だ記録さ
れていないデータワードを受信する。この処理は、第6
図に示す制御回路12の拡大した構成により行なわれる
。第6図において、この処理の説明に重要な構成ツj素
だけを図示し、第1図で用いた構成要素と同一の構成要
素には同一の符号を付す。
制御回路12はアドレス比較器70を含み、このアドレ
ス比較器はバス15及び19上に存在する2個のアドレ
ス信号に受信する。さらに、アドレス比較器70は、優
先プロセッサからのアドレスの一部を表わすリード部3
5上の信号も受信する。アドレス比較器70がリード部
35上のアドレスを含めてバス15上のアドレスとバス
19上のアドレスとの対応を確認し、同時に制御リード
25を介して非優先プロセッサによる書込アドレスが存
在すると共に制御リード29を介して優先プロセッサに
よる読出アクセスが存在する場合、リード部33を介し
てデータレジスタ17を制御して非優先プロセッサによ
り書込まれるべきデータをデータバス11に供給すると
共に、優先プロセッサ用のデータレジスタ20を接゛続
部31を介して制御しデータバスll上のデータワード
を引き継ぐ。勿論、メモリの読出アクセスは抑制する。
ス比較器はバス15及び19上に存在する2個のアドレ
ス信号に受信する。さらに、アドレス比較器70は、優
先プロセッサからのアドレスの一部を表わすリード部3
5上の信号も受信する。アドレス比較器70がリード部
35上のアドレスを含めてバス15上のアドレスとバス
19上のアドレスとの対応を確認し、同時に制御リード
25を介して非優先プロセッサによる書込アドレスが存
在すると共に制御リード29を介して優先プロセッサに
よる読出アクセスが存在する場合、リード部33を介し
てデータレジスタ17を制御して非優先プロセッサによ
り書込まれるべきデータをデータバス11に供給すると
共に、優先プロセッサ用のデータレジスタ20を接゛続
部31を介して制御しデータバスll上のデータワード
を引き継ぐ。勿論、メモリの読出アクセスは抑制する。
このアクセスされたデータワードは未だメモリに記憶し
ていないが、データレジスタ20はこの電流データワー
ドを受信しデータバス30を経て優先プロセッサに送出
する。
ていないが、データレジスタ20はこの電流データワー
ドを受信しデータバス30を経て優先プロセッサに送出
する。
第1図は本発明によるアクセス制御回路装置の構成及び
メモリへの接続関係を示すブロック線図、第2図は異な
るワード幅を整合させるデータレジスタの構成を示すブ
ロック線図、 第3図は2個の同一の回路部分で構成した制御回路の構
成を示す回路図、 第4図及び第5図は2個の時間線図、 第6図はアドレス比較器を有する制御回路の構成を示す
回路図である。 10・・・メモリ 12・・・制御回路 14、18・・・アドレスレジスタ 17、20・・・データレシス・り 22・・・マルチプレクサ 9− 0 476−
メモリへの接続関係を示すブロック線図、第2図は異な
るワード幅を整合させるデータレジスタの構成を示すブ
ロック線図、 第3図は2個の同一の回路部分で構成した制御回路の構
成を示す回路図、 第4図及び第5図は2個の時間線図、 第6図はアドレス比較器を有する制御回路の構成を示す
回路図である。 10・・・メモリ 12・・・制御回路 14、18・・・アドレスレジスタ 17、20・・・データレシス・り 22・・・マルチプレクサ 9− 0 476−
Claims (1)
- 【特許請求の範囲】 1、少なくとも2個のプロセッサによるメモリへのアク
セスを制御する回路装置であって、クロックパルスによ
って制御され、プロセッサからのリクエスト信号を受信
し、メモリへのアクセスを制御する制御信号を発生し、
アクセスが終了する前に優先プロセッサからのリクエス
ト信号が発生したとき一方のプロセッサに対するアクセ
スの実行を中断させる制御回路を具えるアクセス制御回
路装置において、 各プロセッサに対して入力データ及び/又は出力データ
用のデータレジスタ(17、20)を設け、これらデー
タレジスタをメモリ(10)のデータ端子(11)と関
連するプロセッサのデータ端子(26、30)との間に
接続し、メモリ(10)にデータを書込むためのリクエ
スト信号の発生に応じて、前記制御回路(12)がプロ
セッサから供給されたデータを関連するデータレジスタ
(17、20)に直接書込み、メモリ(10)からのデ
ータを読出す場合、リクエスト信号があった後所定の時
間期間中に優先プロセッサからのリクエスト信号が生じ
ない場合には、前記制御回路がメモリ(10)のデータ
出力部(11)に供給されたデータを関連するデータレ
ジスタ(17、20)に書込み、非優先プロセッサのア
クセスの実行中に優先プロセッサからのリクエスト信号
が生じた場合には、はじめに優先アクセス実行し、その
後直ちに未完了のアクセスを自動的に引き継ぐように構
成したことを特徴とするアクセス制御回路装置。 2、メモリ(10)のP倍のワード幅を有するワードを
少なくとも1個のプロセッサ又はプロセッサから転送す
るために、前記制御回路(12)がメモリ(10)に対
してP個の追加のサブアドレス信号(35)を順次発生
すると共にプロセッサから供給されるアドレス信号によ
りメモリ(10)にP個のメモリワードを順次アドレス
し、プロセッサに対してメモリ(10)のワード幅を有
するP個のデータレジスタ(40、42、50、52)
を設け、メモリが読出されたときメモリからのP個のワ
ード部分を順次記憶し、最後のワード部分を記憶した後
このプロセッサ用のデータ端子(30)上に全てのワー
ド部分を並列に出力し、メモリに書込操作を行なう場合
プロセッサによってメモリに書込むべきデータワードの
異なるワード部分を並列に取り出し、これらワード部分
をメモリに順次出力することを特徴とする請求項1に記
載のアクセス制御回路装置。 3、前記各プロセッサ用のP個のデータレジスタが直列
に接続されてシフトレジスタを構成することを特徴とす
る請求項2に記載のアクセス制御回路装置。 4、クロック信号を発生するクロック発生器を具える請
求項1から3までのいずれか1項に記載のアクセス制御
回路装置において、前記制御回路(12)が2個の同一
の回路部分(64、66)で構成され、これら回路部分
がプロセッサからの同一のリクエスト信号を並列に受信
し、一方の回路部分(64)をクロックパルスの立上り
縁で制御し、他方の回路部分(66)をクロックパルス
の立下り縁で制御し、前記メモリ及びレジスタ(17、
20、40、42、50、52)用の制御信号を、関連
するクロックパルスがプロセッサからのリクエスト信号
の後最初に生ずる回路部分により発生させるように構成
したことを特徴とするアクセス制御回路装置。 5、前記制御回路(12)がアドレス比較器(70)を
有し、非優先プロセッサによる書込アクセスが終了して
いない間に優先プロセッサの読出リクエスト信号が生じ
た場合、前記アドレス比較器が読出アドレスと書込アド
レスとを比較し、互いに一致した場合非優先プロセッサ
によって関連するデータレジスタ(17)に記憶したデ
ータを優先プロセッサのデータレジスタ(20)に直接
転送するように構成したことを特徴とする請求項1、2
、3又は4に記載のアクセス制御回路装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3923872A DE3923872A1 (de) | 1989-07-19 | 1989-07-19 | Schaltungsanordnung zum steuern des zugriffs auf einen speicher |
DE3923872.5 | 1989-07-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03119461A true JPH03119461A (ja) | 1991-05-21 |
JP3108080B2 JP3108080B2 (ja) | 2000-11-13 |
Family
ID=6385372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02188150A Expired - Fee Related JP3108080B2 (ja) | 1989-07-19 | 1990-07-18 | アクセス制御回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5920894A (ja) |
EP (1) | EP0409330B1 (ja) |
JP (1) | JP3108080B2 (ja) |
DE (2) | DE3923872A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9724028D0 (en) * | 1997-11-13 | 1998-01-14 | Advanced Telecommunications Mo | Shared memory access controller |
US6499087B1 (en) * | 1997-11-14 | 2002-12-24 | Agere Systems Guardian Corp. | Synchronous memory sharing based on cycle stealing |
US6058461A (en) * | 1997-12-02 | 2000-05-02 | Advanced Micro Devices, Inc. | Computer system including priorities for memory operations and allowing a higher priority memory operation to interrupt a lower priority memory operation |
GB9802096D0 (en) * | 1998-01-30 | 1998-03-25 | Sgs Thomson Microelectronics | Shared memory access |
JP3600001B2 (ja) * | 1998-03-02 | 2004-12-08 | 沖電気工業株式会社 | 割り込み処理回路 |
WO2000002133A2 (de) | 1998-07-03 | 2000-01-13 | Siemens Aktiengesellschaft | Verfahren zur steuerung der zuteilung eines speicherzugriffs |
AU5877799A (en) * | 1998-09-18 | 2000-04-10 | Pixelfusion Limited | Apparatus for use in a computer system |
US6629178B1 (en) | 2000-06-15 | 2003-09-30 | Advanced Micro Devices, Inc. | System and method for controlling bus access for bus agents having varying priorities |
JP2004046455A (ja) * | 2002-07-10 | 2004-02-12 | Nec Corp | 情報処理装置 |
US7155726B2 (en) * | 2003-10-29 | 2006-12-26 | Qualcomm Inc. | System for dynamic registration of privileged mode hooks in a device |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4527237A (en) * | 1979-10-11 | 1985-07-02 | Nanodata Computer Corporation | Data processing system |
DE3502721A1 (de) * | 1985-01-28 | 1986-07-31 | Robert Bosch Gmbh, 7000 Stuttgart | Multiprozessorsystem |
US5091846A (en) * | 1986-10-03 | 1992-02-25 | Intergraph Corporation | Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency |
JPS63183678A (ja) * | 1987-01-23 | 1988-07-29 | Matsushita Graphic Commun Syst Inc | マルチポ−トメモリ装置 |
US4851991A (en) * | 1987-02-24 | 1989-07-25 | Digital Equipment Corporation | Central processor unit for digital data processing system including write buffer management mechanism |
US4831520A (en) * | 1987-02-24 | 1989-05-16 | Digital Equipment Corporation | Bus interface circuit for digital data processor |
US4796232A (en) * | 1987-10-20 | 1989-01-03 | Contel Corporation | Dual port memory controller |
US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
US5072420A (en) * | 1989-03-16 | 1991-12-10 | Western Digital Corporation | FIFO control architecture and method for buffer memory access arbitration |
-
1989
- 1989-07-19 DE DE3923872A patent/DE3923872A1/de not_active Withdrawn
-
1990
- 1990-07-13 DE DE59008882T patent/DE59008882D1/de not_active Expired - Fee Related
- 1990-07-13 EP EP90201905A patent/EP0409330B1/de not_active Expired - Lifetime
- 1990-07-18 JP JP02188150A patent/JP3108080B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-24 US US08/082,326 patent/US5920894A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0409330A2 (de) | 1991-01-23 |
US5920894A (en) | 1999-07-06 |
JP3108080B2 (ja) | 2000-11-13 |
EP0409330A3 (en) | 1991-04-24 |
DE3923872A1 (de) | 1991-01-24 |
EP0409330B1 (de) | 1995-04-12 |
DE59008882D1 (de) | 1995-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2571067B2 (ja) | バスマスタ | |
KR930004426B1 (ko) | 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 | |
US5261064A (en) | Burst access memory | |
JPS6338794B2 (ja) | ||
EP0269106B1 (en) | Semiconductor memory device | |
JP3108080B2 (ja) | アクセス制御回路装置 | |
US5243701A (en) | Method of and system for processing data having bit length variable with modes of operation | |
US5884074A (en) | Microcomputer utilizing flash memory for data storage | |
US5414866A (en) | One-chip microcomputer with parallel operating load and unload data buses | |
JPS5919290A (ja) | 共用メモリシステム | |
JPH0140432B2 (ja) | ||
JP2919001B2 (ja) | 半導体集積回路装置 | |
EP0526030A1 (en) | Read and write circuitry for a memory | |
EP0264740A2 (en) | Time partitioned bus arrangement | |
JPS5821734B2 (ja) | ダイレクトメモリアクセス制御方式 | |
JPH07319840A (ja) | マルチcpu装置 | |
JP2684752B2 (ja) | 拡張記憶制御方式 | |
JP2550964B2 (ja) | 記憶アクセス制御方式 | |
JPH0520165A (ja) | システムバス制御装置 | |
JPH0120781B2 (ja) | ||
JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
JPS61288261A (ja) | マルチプロセツサ・システム | |
JPS6019023B2 (ja) | デ−タ処理装置 | |
JPH01121962A (ja) | ダイレクトメモリアクセス拡張制御回路 | |
JPH04304547A (ja) | データ転送方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |