JPH03119461A - アクセス制御回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、少なくとも２個のプロセッサによるメモリへ
のアクセスを制御する回路装置であって、クロックパル
スによって制御され、プロセッサからのリクエスト信号
を受信し、メモリへのアクセスを制御する制御信号を発
生し、アクセスが終了する前に優先プロセッサからのリ
クエスト信号が発生したとき一方のプロセッサに対する
アクセスの実行を中断させる制御回路を具えるアクセス
制御回路装置に関するものである。

この型式の回路装置はドイツ国特許出願公開第３５０２
７２１号から既知である。この既知の回路装置において
は、各プロセッサに対してアドレスレジスタを設けてい
る。しかし、メモリのデータ端子は、中間バラツブを用
いることなく制御バススイッチを介してプロセッサの対
応するデータ端子に接続されている。しかしながら、多
くのブロモ・ンサではデータの読出及び受は入れに十分
な時間期間例えばクロックパルス数個分の時間期間を必
要とし、この時間期間中メモリをアドレス状態に維持し
てデータの読み込み瞬時までデータを有効に保持する必
要がある。さらに、低い優先順位のプロセッサによるア
クセスが優先プロセッサによって中断された場合、メモ
リへのアクセスが自由になるまで低い優先順位のプロセ
ッサのリクエストを引き続いて繰り返す必要がある。こ
のような構成では、アクセスに長時間必要とするばかり
でなくソフトウェアについても付加的な工程が必要にな
ってしまう。従って、順次アクセスの最大速度はメモリ
の処理速度ではなくプロセッサのアクセス速度によって
決まってしまう。

従って、本発明の目的は、冒頭部で述べた型式のアクセ
ス制御回路装置において、接続したプロセッサのサイク
ル時間にかかわらず、アクセスについてメモリの最大処
理速度を広い範囲に亘って利用できるアクセス制御回路
装置を提供するものである。

この目的は、各プロセッサに対して入力データ及び／又
は出力データ用のデータレジスタを設け、５− ６一 これらデータレジスタをメモリのデータ端子と関連する
プロセッサのデータ端子との間に接続し、メモリにデー
タを書込むためのリクエスト信号の発生に応じて、前記
制御回路がプロセッサから供給されたデータを関連する
データレジスタに直接書込み、メモリからのデータを読
出す場合、リクエスト信号があった後所定の時間期間中
に優先プロセッサからのリクエスト信号が生じない場合
には前記制御回路がメモリのデータ出力部に供給された
データを関連するデータレジスタに書込み、非優先プロ
セッサのアクセスの実行中に優先プロセッサからのリク
エスト信号が生じた場合には、はじめに優先アクセス実
行し、その後直ちに未完了のアクセスを自動的に引き継
ぐように構成することにより達成される。

各プロセッサについてデータレジスタを用いることによ
り、メモリと接続したプロセッサとの間で高い範囲に亘
る分離が達成され、メモリに対する順次アクセス速度は
個々のプロセッサの速度に依存しなくなる。この理由は
、メモリから読出したデータは、プロセッサによって処
理されるまで関連するプロセッサ用のデータレジスタに
おいて利用することができ、その期間中にメモリに対す
る別のアクセスについて処理することができるためであ
る。メモリへの書込期間中においてもプロセッサとメモ
リとの間の結合を分離することができ、その瞬時におい
てメモリへのアクセスが可能か否かを問わずプロセッサ
は書込むべきデータをデータメモリに直接書き込むこと
ができ、他の処理操作を連続して行なうことができ、メ
モリへのデータの実際の書込みはその後行なうことがで
きる。このように構成することにより、速度の遅いプロ
セッサによるアクセスにおけるメモリ操作を促進でるだ
けでなく、アクセスが衝突した場合においてもプロセッ
サの操作を促進することができる。

データレジスタを用いる２個のボートのアクセス特に２
個のプロセッサからアクセスできるメモリ（デュアル　
ボート　メモリ）が既知である。

例えば、メモリに記録すべきデータをレジスタに一時的
に記憶するメモリ装置は特開昭６３−１８３６７８号公
報及び１９８５年２月に発行さそれた雑誌アイイーイー
イー　アイニスニスシーシー　コンファレンス（ＩＥＥ
Ｅ　ｌ５ＳＣＣｋｏｎｆｃｖｅｎｚｂｅｒｉｃｈｔｅ）
第４４〜４５頁に記載されている。さらに、メモリの制
御については米国特許第４７９６２３２号公報に記載さ
れており、このメモリ制御方式ではメモリから読出しデ
ータ用に一方のプロセッサについてだけデータレジスタ
が設けられている。この特許公報には記憶すべきデータ
及び読出したデータの両方についてデータレジスタを設
けることについて何んら記載されておらず、しかもプロ
セッサ又はメモリに対してアクセスする素子は全て相互
に等しいランク付けがされており、さらにアクセスがス
タートした場合各アクセスが完全に終了した後側のボー
トからのアクセスが開始するように構成されている。

メモリにアクセスする場合、多重ピットデータワードが
毎回並列に読出され又は書込まれる。メモリワードのビ
ット数は、プロセッサのデータワードのビット数としば
しば相異している。特に、メモリワードは８ビツトであ
り、プロセッサは１６ビツトのデータワードを利用して
いる。この場合、プロセッサのデータワードはメモリの
２個の相異するアドレス好ましくは順次のアドレスに記
憶する。メモリに対してプロセッサからできるだけ簡単
にアクセスできるようにするため、本発明による別の実
施例においては、メモリのＰ倍のワード幅を有するワー
ドを少なくとも１個のプロセッサ又はプロセッサから転
送するために、前記制御回路がメモリに対してＰ個の追
加のサブアドレス信号を順次発生すると共にプロセッタ
から供給されるアドレス信号によりメモリにＰ個のメモ
リワードを順次アドレスし、プロセッサに対してメモリ
のワード幅を有するＰ個のデータレジスタを設け、メモ
リが読出されたときメモリからのＰ個のワード部分を順
次記憶し、最後にワード部分杏記憶した後このプロセッ
サ用のデータ端子上に全てのワード部分を並列に出力し
、メモリに書込操作を行なう場合プロセッサによってメ
モリに書込むべきデータワードの異なるワード部分を並
列に取り出０ し、これらワード部分をメモリに１＠次出力する。

このように構成すれれば、プロセッサに対してメモリは
対応するより長いデータワード長を有するように作用し
、メモリについては、メモリをより長いワード幅を有す
るように設計することな（単に数個の順次アクセス操作
を行なうだけでよい。

この結果、メモリとプロセッサとの間における高速分離
に加えて、データワード幅を分割することもできる。プ
ロセッサの長いデータワードの種々のワード部分をメモ
リのデータワード幅に適合させるため、本発明の別の実
施例では、各プロセッサ用のＰ個のデータレジスタを直
列に接続し、シストレジスタを構成する。シフトレジス
タは並列−直列変換手段であり、他の種々の用途にも使
用されている。

デジタルのシステムの場合、通常クロック信号によって
制御され又は同期している。数個のプロセッサと通常の
メモリを具えるシステムの場合、通常のクロック発生器
を利用でき、或いはクロック発生器を各プロセッサに関
連させることができる。特に、クロック発生器を各プロ
セッサに関連させる場合、本発明の実施例においては、
制御回路が２個の同一の回路部分で構成され、これら回
路部分がプロセッサからの同一のリクエスト信号を並列
に受信し、一方の回路部分をクロックパルスの立上り縁
で制御し、他方の回路部分をクロックパルスの立下り縁
で制御し、前記メモリ及びレジスタ用の制御信号を、関
連するクロックパルスがプロセッサからのリクエスト信
号の後最初に生ずる回路部分により発生させるように構
成する。

このように構成することにより、各リクエスト信号はク
ロックパルスの次の立に縁又は立下縁により処理される
ので、リクエスト信号の処理における遅延は１クロック
期間の１／２にすぎない。

非優先プロセッサにより直前にスタートしたアクセスに
よって記憶される予定のメモリワードを、優先プロセッ
サが読出そうとメモリをアクセスすることがしばしば生
ずる可能性がある。この場合、非優先プロセッサの書込
アドレスは、その記憶が完了する前に中断され、優先プ
ロセッサはその以１ ２ 前に記録したデータワードを読み出してしまう。

このような不都合を解消し優先プロセッサが常時最新の
データを受信するようにするため、本発明の別の実施例
は、制御回路がアドレス比較器を有し、非優先プロセッ
サによる書込アクセスが終了していない間に優先プロセ
ッサの読出リクエスト信号が生じた場合、前記アドレス
比較器が読出アドレスと書込アドレスとを比較し、互い
に一致した場合非優先プロセッサによって関連するデー
タレジスタに記憶したデータを優先プロセッサのデータ
レジスタに直接転送するように構成したことを特徴とす
る。このように構成すれば、優先プロセッサは、未だメ
モリに記憶されていない最新データワードを得ることが
できる。

以下、図面に基づき本発明の詳細な説明する。

（実施例） 第１図において、メモリ１０を、制御回路２を経て２個
のプロセッサのデータリード部、アドレスリード部及び
制御リードに接続する。尚、図面を明瞭なものとするた
め、これら２個のプロセッサは図面上省略する。アドレ
スバス２４、制御バス２５及びデータバス２６を一方の
プロセッサに接続し、アドレスバス２８、制御バス２９
及びデータバス３０を他方のプロセッサに接続する。本
例では、他方のプロセッサは優先プロセッサとする。原
理的に、別の複数のプロセッサを同様な方法で制御回路
２に接続することもでき。アドレスバス２４．２Ｂを介
してアドレス信号をプロセッサから制御回路２に供給し
、データワードをデータバス２６．３０を介して両方向
に転送することができる。制御バス２５゜２９はプロセ
ッサに到る導体部並びにプロセッサから制御回路２まで
延在する制御リード部を具える。

制御リード部はす□クエスト信号用のリードを含む。こ
のリクエスト信号は関連するアドレスバス上にアドレス
信号が有効か否かを同時に指示する。このリクエスト信
号を用いてアドレス信号をアドレスレジスタ１４．１８
に書込む。さらに、制御信号を制御回路１２に供給し、
この制御回路において対応する制御信号又は制御信号列
をメモ１月０用の制御バス１３上に発生する。この制御
回路には、優３ ４ 光性すなわち関連するプロセッサをいかにして優先させ
るのを制御する。この制御回路は後述する別の制御信号
も発生する。

アドレスレジスタ１４．１８の出力部をそれぞれバス１
５及び１９を介してマルチプレクサ２２に接続する。こ
のマルチプレクサは、リード部３７を介して制御回路に
よりこれらバス１５又は１９の一方がメモリ用のアドレ
スリード部２３に接続されるように制御される。一方、
アドレスレジスタ１４．１８はいわゆるトリステート出
力部を有することができ、これら出力部を相互接続並び
にメモリ１０のアドレスバス２３に直接接続すると共に
、必要な場合低オーミツクになるように制御回路１２に
より接続される。

接続されているプロセッサのデータバス２６．３０につ
いてそれぞれデータレジスタ１７．２０を設け、両方向
転送するためにプロセッサデータワード全体に対するデ
ータレジスタをそれぞれ割り当て、又はデータ方向に応
じてプロセッサデータワードについて単一のデータレジ
スタの入力部と出力部を切換えることができるように構
成する。このデータ方向は制御バス２５．２９上の対応
する信号により決定する。すなわち、書込操作又は読出
操作に際しメモ１月０ヘアクセスすべきか否かを指示す
るいわゆる書込制御信号によって決定する。書込操作を
行なう場合、関連するデータは、データバス２６、３０
を介して関連するプロセッサから書込信号と共に又は書
込信号の前に供給され、この制御信号により関連するデ
ータレジスタに直接書込まれる。さらに、この書込信号
は制御回路１２に入力し、この制御回路は、入力した制
御信号に応じて制御バス１３を介して対応する制御信号
をメモ１月Ｏに供給すると共に、選択信号により接続部
３１．３３を介して関連するデータレジスタの出力を適
切に選択し、このデータレジスタに含まれるデータをデ
ータバスを介してメモ１月０のデータ端子に供給する。

読出操作のアクセスを行なう場合、上述した実施例にお
いて、バス２８．２９及び３０に接続されているプロセ
ッサは１６ビツトのデータワードを処理し、一方メモリ
１０ハ各メモリアドレス毎に８ビツトデータだけを含む
ものとする。このプロセッサからの各リクエスト信号に
応じて、メモ１月０の２個のアドレスは直接的に順次ア
ドレスされ、読出されたデータワードはデータレジスタ
２０に順次書込まれデータバス３０を介して並列して出
力される。メモ１月０の２個のデータワードの順序を制
御するため、このプロセッサのアドレスについてリード
部３５によりアドレスバス１９を延在させ、このリード
部の信号は制御回路１２から発生する。このリード部３
５の信号は１個の二進値を保持し、メモＩｎ０の対応す
るアドレスに記憶されているデータワードが読出されデ
ータレジスタ２０に記憶されると直ちに、リード部３５
の信号が他方の二進値に切り換わり（このリード部の信
号が最下位のアドレスビットを表わす場合、この信号は
メモリ用の隣りのアドレスを制御する）、読出されたデ
ータワードは制御回路１２からのリード部３１上の対応
する信号によりデータレジスタ２０に書込まれる。

第２図はメモリのデータワード幅を関連するプロセッサ
のより大きなデータワード幅に整合させるためのデータ
レジスタ２０の実施可能な構成を示す。第２図において
、データバス１１をメモリデータワード幅（本例の場合
、８ビツト）を有するレジスタ４０の入力部に接続し、
レジスタ４０の出力部４１を切り換えたバススイッチ４
６を介してデータバス３０の最上位桁のデータ用のリー
ド部に接続する。

レジスタの出力部４１は８ビツト幅を有する別のレジス
タ４２の入力部にも接続され、この別のレジスタ４２の
出力部は別の切り換えられたバスドライバ４４をを介し
てデータバスの他のリード部に接続する。これらバスド
ライバ４４及び４６は最初間いてお（。

最初のデータワードがメモリ１０からデータバス１１を
介して供給されると、このデータワードは、第１図の制
御回路１２からのリード部３１ｂ上の信号によりレジス
タ４０に書込まれる。同時にレジスタ４０のそれ以前の
内容はレジスタ４２に書込まれる。

尚、この処理はこの説明において対応していない。

データバス１１を介して供給された第２のデータワード
も同様にリード部３１ｂ上の対応する信号によりレジス
タ４０に書込まれ、従ってこのレジスタは　７− ８ 第２のデータワーどを含むことになり、第１のデータワ
ードは同時に別のレジスタ４２に転送される。

従って、バスドライバ４４及び４６は閉成し、２個の８
ビツトデータワードは１６ビツトデータワードとしてプ
ロセッサに供給される。

同様に、１６ビツトのデータワードをメモリに書込む場
合、２個の８ビツトレジスタ５０及び５２を設ける。レ
ジスタ５０はマルチプレクサ５４を介してプロセッサの
データワードの対応する８ビット部分を受信する。レジ
スタ５０及び５２への書込は、制御バス２９に含まれる
リード部２９ａを介して供給される書込制御信号の制御
のもとで実行する。

最初、レジスタ５０に含まれる８ビツトデータワードを
データバス１１を経てメモリ１０に供給しリード部３５
の１個の二進値によって決定されるアドレスに書込む。

次に、リード部３５上の二進値が切換わり、リード部３
１ａを介してレジスタ５２に記憶されているデータワー
ドがマルチプレクサ５４を介してレジスタ５０に書込ま
れ、このデータワードはデータバス１１を介してメモリ
用に供給され書込まれる。一方、２個のレジスタ５０及
び５２は人力部３０に対して並列になるように切り換わ
ることができ、マルチプレクサ５４はレジスタ５０又は
５２の一方をデータバス１１に選択的に接続する。

制御回路１２は既知の優先制御回路を具える。この優先
制御は、制御バス２５に接続されているプロセッサから
のリクエスト信号に対して制御バス２９に接続されてい
るプロセッサからのリクエストについて優先性を与える
。また、制御回路１２は多数の選択回路を具え、これら
選択回路も制御バス２９又は２５をバス１３を介してメ
モリＩＯに接続するための制御リード部を同様に選択す
る。制御回路１２はシーケンサも具える。このシーケン
サは、例えばメモリＩＯから読出したデータを関連する
データレジスタに書込むための制御信号を関連するアド
レスの選択及び転送が終った後予め定めた時間期間で発
生させる。この時間遅延及び制御信号を発生させる別の
操作はクロック発生器からのクロック信号により制御す
る。尚、このクロック発生器は第１図においては図面を
明瞭にするため省略した。

９ ０ このクロック発生器は両方のプロセッサ又は一方のプロ
セッサ自身がクロック発生器を有することもできる。こ
の場合、これらのクロック発生器で発生するクロック信
号は相互に相異させることもできる。なお、クロック信
号の発生は、リクエスト信号の後の次のクロックパルス
の縁部に応じてだけ開始させることもできる。この結果
、関連するクロックサイクル中で発生するリクエスト信
号に応じて、１個のクロックサイクルの期間に亘たる書
込期間を発生させることができる。

第３図は、書込期間を減少させるための制御回路１２の
構成を線図的に示す。この制御回路１２はほぼ同一構成
の回路部分６４及び６６を具える。尚、これらの部分は
図面を簡単なものとするためブロックで表示する。この
理由は、そめ内部構成は、制御バス２５．２９を経て到
来する制御信号及び用いる各メモリに必要な制御信号に
よって決まるからである。これら２個の回路部分６４及
び６６の回路はクロック発生器６０によって発生する信
号によって制御される。このクロック信号はリード部６
１を経て回路部分６４に直接供給されると共に、インバ
ータ６２およびリード部６３を経て反転形態の信号とし
て回路部分６６に供給される。この結果、リクエスト信
号の後最初にクロックパルス縁部が生ずる回路部分が制
御バス２５．２９Ｊ−のリクエスト信号に応答する。回
路部分６４及び６６の出力部６５及び６７で発生した出
力信号はオア回路６８で結合され、メモリを制御する関
連する能動信号又は能動信号縁部が出力部又はメモリ用
の制御バス１３を介して出力される。

第１図の回路装置に接続されている２個のプロセッサに
よるアクセス操作について、第４図に一例として示す時
間線図に基いて詳細に説明する。

最上部に記載したラインは第３図で示すクロック発生器
６０のクロック信号を示し、各クロックパルスに１から
１２までの符号を付す。尚、プロセッサが個別のクロッ
ク発生器を具える場合でも、プロセッサは、順次の２個
のアクセス用のリクエスト信号間で少なくとも１２個の
クロックパルスが生ずるように接続されているものとす
る。

１ ２ 第４図の各時間線図は、信号が生ずる第１図〜第３図の
回路のリード部又はバスを示す符号を以て表示す。

第１のパルスに先立ってリクエスト信号が優先されたプ
ロセッサの制御バス２９上に発生する。このようにして
初期化されたアドレス信号の処理性及び選択には、１個
のクロックパルスサイクルを必要とするものとする。こ
の結果、第２クロツクパルスの開始時において正しいア
ドレスがメモリ１０のアドレスバス２３上に存在する。

１＋Ａ個のクロックパルスサイクルの後、メモ１月０か
ら読出したデータワードがデータバス１１上に現われ、
このデータワードは４番目のクロックパルスの開始時に
レジスタ４０に書込まれる。従ってこのデータワードは
４番目のクロックパルス時に接続部４１上に現われる。

５番目のクロックパルスの開始時において、第１図のリ
ード部３５上の信号が切換わるため次のアドレスがアド
レスバス２３を経てメモリ１０に供給され、１ｙ２個の
クロックパルスサイクルの後火のメモリワードがデータ
バス上に現われ、このメモリワードは７番目のクロック
パルスの開始時にレジスタ４０に書込まれ、接続部４３
に現われ、以前の内容はレジスタ４２に転送される。第
２図のバスドライバ４４及び４６は、データバス３０」
二のデータワード全体がプロセッサに対して有効になる
ようにエネーブルされることができる。

一方、概して、他のプロセッサからのリクエスト信号が
制御バス２５にすでに到達し、この制御バスが優先した
プロセッサにより電流アクセスによって書込状態に維持
されている場合がある。このような場合、関連するアト
サスがアドレスレジスタ１４に転送され、以前のアドレ
スが終了すると直ちに、すなわち第２のメモリワードが
レジスタに転送さると直ちに、つまり書込状態が終了す
るや否や新しいアドレスを８番目のクロックパルスの開
始時にメモ１月Ｏに供給する。この結果、新しいデータ
ワードがデータバスラインｌｌ上に１＋Ａ個のクロック
パルスサイクルの後に再び現われ１０番１」のクロック
パルスの開始時にレジスタ１７に書込まれ、このプロセ
ッサ用のデータバス２６上に現われ　３− ４− る。データバス３０上に存在するデータの転送は、必ず
しもその間に終了する必要はない。同様に、データバス
２６上に依然としてデータワードが存在している間に、
優先プロセッサによる次のアクセスが起きる可能性もあ
る。

第５図に示す時間線図の場合、優先プロセッサからのリ
クエスト信号は、制御バス２５上の対応する信号により
非優先プロセッサによるアクセスがすでに開始している
間に発生したものとする。すなわち、第１のクロックパ
ルスの後端縁が生ずるわずか前にリクエスト信号が生ず
るものとし、メモリ用のアドレスバス２３上のアドレス
は第２のクロックパルスの後端縁によって供給され、第
３の制御回路１２の回路部分６６が起動するものとする
。

第３クロツクパルスの開始時に、優先プロセッサからの
リクエスト信号が制御バス２９に現われる。

関連するアドレスは第４クロツクパルスの開始時にアド
レスバス２３上に現われる。はぼ同時に中断したアクセ
ス操作中に読出したデータワードもデータバス１１上に
現われるが、このデータワードは、はぼ同時にアドレス
変化が生ずるためもはや信頼性がなく或は安定せず、こ
の結果このデータワードはデータレジスタ１７に転送さ
れることができない。しかしながら、第４クロツクパル
スの開始時にアドレスが変化するため、優先プロセッサ
のデータワードの第１の部分が第５クロツクパルスの縁
部で現われ、このデータワードは第６クロツクパルスの
開始時にレジスタ４０に転送され接続部４１に現われる
。従って、このデータワードの第２の部分がアドレスさ
れ第４図に示す方法と同一の方法でレジスタ４０に転送
され、このデータワードの第１の部分はメモリ４２にお
いて消去される。この処理は９番目のクロックパルスの
開始時に行なわれる。

優先プロセッサによるアクセスは、原理的にこのように
して終了し、その後最新の瞬時にすなわち１０番目のク
ロックパルスの開始時において、アクセスがまだ完了し
ていない非優先プロセッサのアドレスがメモリ１０用の
アドレスバス２３に供給され、読出されたワードが１２
番目のクロックパルス５ ６ の開始時にデータレジスタに書込まれデータバス２６に
現われる。一方、制御バス２９上のリクエスト信号の開
始時から関連するデータワードの出力時までの間で長時
間経過しているので、このプロセッサは、必要な場合制
御回路１２からの対応信号により優先プロセッサによる
アクセスが終了する前に書込状態にセットする必要があ
る。プロセッサのクロック周波数が互いに大きく相異し
、特に非優先プロセッサのクロック周波数が一層高い場
合、このセット処理は重要である。

上述した操作は、データワードの書込と同様な方法で実
行されるので、これらの操作については別に図示しない
ことにする。しかしながら、各書込アクセスは、書込む
べきアドレスにおける読出操作（その後書込操作に切り
換わる）によって開始させるのが好ましい。しかしなが
ら、データワードの書込中優先プロセッサによるアクセ
スによヮてこの書込操作が中断した場合、非優先プロセ
ッサのいかなる書込期間はキャンセルされる。この理由
は、書込むべきデータが非優先プロセッサのデータレジ
スタにすでに存在するからである。

この書込操作は、優先プロセッサによって中断したアク
セスが終了した後読出の場合と同様な方法で制御回路１
２により自動的に引き続いて行なわれる。

必要な操作を行なうためのクロックサイクルの数は単に
例示的に選択したものであり、このりｑツクサイクルの
数は制御回路及びメモリの構成に応じて相異させること
ができる。

非優先プロセッサの書込処理が優先プロセッサの読出ア
クセスによって中断され非優先プロセッサが記録しよう
とするアドレスと同一のアドレスが読出される場合、優
先プロセッサは、記録される予定のメモリに未だ記録さ
れていないデータワードを受信する。この処理は、第６
図に示す制御回路１２の拡大した構成により行なわれる
。第６図において、この処理の説明に重要な構成ツｊ素
だけを図示し、第１図で用いた構成要素と同一の構成要
素には同一の符号を付す。

制御回路１２はアドレス比較器７０を含み、このアドレ
ス比較器はバス１５及び１９上に存在する２個のアドレ
ス信号に受信する。さらに、アドレス比較器７０は、優
先プロセッサからのアドレスの一部を表わすリード部３
５上の信号も受信する。アドレス比較器７０がリード部
３５上のアドレスを含めてバス１５上のアドレスとバス
１９上のアドレスとの対応を確認し、同時に制御リード
２５を介して非優先プロセッサによる書込アドレスが存
在すると共に制御リード２９を介して優先プロセッサに
よる読出アクセスが存在する場合、リード部３３を介し
てデータレジスタ１７を制御して非優先プロセッサによ
り書込まれるべきデータをデータバス１１に供給すると
共に、優先プロセッサ用のデータレジスタ２０を接゛続
部３１を介して制御しデータバスｌｌ上のデータワード
を引き継ぐ。勿論、メモリの読出アクセスは抑制する。

このアクセスされたデータワードは未だメモリに記憶し
ていないが、データレジスタ２０はこの電流データワー
ドを受信しデータバス３０を経て優先プロセッサに送出
する。

【図面の簡単な説明】

第１図は本発明によるアクセス制御回路装置の構成及び
メモリへの接続関係を示すブロック線図、第２図は異な
るワード幅を整合させるデータレジスタの構成を示すブ
ロック線図、 第３図は２個の同一の回路部分で構成した制御回路の構
成を示す回路図、 第４図及び第５図は２個の時間線図、 第６図はアドレス比較器を有する制御回路の構成を示す
回路図である。 １０・・・メモリ １２・・・制御回路 １４、１８・・・アドレスレジスタ １７、２０・・・データレシス・り ２２・・・マルチプレクサ ９− ０ ４７６−

Claims (1)

1. 【特許請求の範囲】 １、少なくとも２個のプロセッサによるメモリへのアク
   セスを制御する回路装置であって、クロックパルスによ
   って制御され、プロセッサからのリクエスト信号を受信
   し、メモリへのアクセスを制御する制御信号を発生し、
   アクセスが終了する前に優先プロセッサからのリクエス
   ト信号が発生したとき一方のプロセッサに対するアクセ
   スの実行を中断させる制御回路を具えるアクセス制御回
   路装置において、 各プロセッサに対して入力データ及び／又は出力データ
   用のデータレジスタ（１７、２０）を設け、これらデー
   タレジスタをメモリ（１０）のデータ端子（１１）と関
   連するプロセッサのデータ端子（２６、３０）との間に
   接続し、メモリ（１０）にデータを書込むためのリクエ
   スト信号の発生に応じて、前記制御回路（１２）がプロ
   セッサから供給されたデータを関連するデータレジスタ
   （１７、２０）に直接書込み、メモリ（１０）からのデ
   ータを読出す場合、リクエスト信号があった後所定の時
   間期間中に優先プロセッサからのリクエスト信号が生じ
   ない場合には、前記制御回路がメモリ（１０）のデータ
   出力部（１１）に供給されたデータを関連するデータレ
   ジスタ（１７、２０）に書込み、非優先プロセッサのア
   クセスの実行中に優先プロセッサからのリクエスト信号
   が生じた場合には、はじめに優先アクセス実行し、その
   後直ちに未完了のアクセスを自動的に引き継ぐように構
   成したことを特徴とするアクセス制御回路装置。 ２、メモリ（１０）のＰ倍のワード幅を有するワードを
   少なくとも１個のプロセッサ又はプロセッサから転送す
   るために、前記制御回路（１２）がメモリ（１０）に対
   してＰ個の追加のサブアドレス信号（３５）を順次発生
   すると共にプロセッサから供給されるアドレス信号によ
   りメモリ（１０）にＰ個のメモリワードを順次アドレス
   し、プロセッサに対してメモリ（１０）のワード幅を有
   するＰ個のデータレジスタ（４０、４２、５０、５２）
   を設け、メモリが読出されたときメモリからのＰ個のワ
   ード部分を順次記憶し、最後のワード部分を記憶した後
   このプロセッサ用のデータ端子（３０）上に全てのワー
   ド部分を並列に出力し、メモリに書込操作を行なう場合
   プロセッサによってメモリに書込むべきデータワードの
   異なるワード部分を並列に取り出し、これらワード部分
   をメモリに順次出力することを特徴とする請求項１に記
   載のアクセス制御回路装置。 ３、前記各プロセッサ用のＰ個のデータレジスタが直列
   に接続されてシフトレジスタを構成することを特徴とす
   る請求項２に記載のアクセス制御回路装置。 ４、クロック信号を発生するクロック発生器を具える請
   求項１から３までのいずれか１項に記載のアクセス制御
   回路装置において、前記制御回路（１２）が２個の同一
   の回路部分（６４、６６）で構成され、これら回路部分
   がプロセッサからの同一のリクエスト信号を並列に受信
   し、一方の回路部分（６４）をクロックパルスの立上り
   縁で制御し、他方の回路部分（６６）をクロックパルス
   の立下り縁で制御し、前記メモリ及びレジスタ（１７、
   ２０、４０、４２、５０、５２）用の制御信号を、関連
   するクロックパルスがプロセッサからのリクエスト信号
   の後最初に生ずる回路部分により発生させるように構成
   したことを特徴とするアクセス制御回路装置。 ５、前記制御回路（１２）がアドレス比較器（７０）を
   有し、非優先プロセッサによる書込アクセスが終了して
   いない間に優先プロセッサの読出リクエスト信号が生じ
   た場合、前記アドレス比較器が読出アドレスと書込アド
   レスとを比較し、互いに一致した場合非優先プロセッサ
   によって関連するデータレジスタ（１７）に記憶したデ
   ータを優先プロセッサのデータレジスタ（２０）に直接
   転送するように構成したことを特徴とする請求項１、２
   、３又は４に記載のアクセス制御回路装置。