JP3600001B2 - 割り込み処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ処理装置と協同して割り込み処理を実施する割り込み処理回路に関する。
【0002】
【従来の技術】
マイクロコンピュータの如き所定周期の処理タイミング毎にデータ処理を行うデータ処理装置では、その周辺装置に対して読出信号を送出することにより、この周辺装置で得られたイベントを送出させこれを取り込むようにしている。
ところが、割り込みの如きイベントは、データ処理装置側の処理タイミングとは非同期にて発生するので、この割り込みイベントの発生するタイミングと、それをデータ処理装置側に読み出すタイミングとが重なる場合が生じる。
【0003】
この際、かかる割り込みイベントの読み出しが為されている期間中に、この割り込みイベント自体が変化してしまうと、データ処理装置側ではこれを正しく読み取れないという問題が発生する。
【0004】
【発明が解決しようとする課題】
本発明は、かかる問題を解決すべくなされたものであり、例え割り込みイベントの発生とその読み出しタイミングとが重なっても、割込情報を正しくデータ処理装置に送出することが出来る割り込み処理回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明による割り込み処理回路は、所定周期のデータ処理サイクル毎にデータ処理を行うデータ処理装置と協同して割り込み処理を行う割り込み処理回路であって、割り込みイベントを示すイベント信号の値を前記割り込みイベントの発生時点、並びに前記データ処理サイクルの開始タイミングにて取り込みこれを保持する第1保持手段と、前記第1保持手段に保持された値を前記開始タイミングにて取り込みこれを保持する第2保持手段と、前記第2保持手段に保持されている値を前記データ処理装置からの読出信号に応じて前記データ処理装置に送出する出力手段とを有する。
【0006】
【作用】
本発明による割り込み処理回路によれば、割り込みイベントを示すイベント信号を割り込みイベントの発生又はデータ処理装置におけるデータ処理の開始タイミングに応じて取り込んで保持し、更にこの保持した信号を次の上記開始タイミングに応じて取り込んで保持しこれをデータ処理装置からの読出信号に応じてデータ処理装置に送出するので、例え割り込みイベントの発生とその読み出しタイミングとが重なっても、割込情報を正しくデータ処理装置に送出することが出来るのである。
【0007】
【発明の実施の形態】
図1は、本発明による割り込み処理回路100と、データ処理装置200との接続状態を示す図である。
図1において、データ処理装置200は、例えばマイクロコンピュータの如く所定周期の処理タイミング毎にデータ処理を行うデータ処理装置である。このデータ処理装置200は、現時点における割り込みの発生状況を認知すべく、割り込み処理回路100に対して割込情報読出信号YOEを送出する。更に、データ処理装置200は、そのデータ処理サイクルの開始タイミングを示す処理開始タイミング信号REn、並びに、このデータ処理において用いられるシステムクロックSCLKを割り込み処理回路100に送出する。
【0008】
図2は、本発明による上記割り込み処理回路100の内部構成を示す図である。
図2において、DラッチD1、D2及びアンドゲートG1からなるワンショット回路は、上記処理開始タイミング信号REnの論理レベルが”0”から”1”へと推移した際に、割込クロックWCLK1周期分の論理レベル”1”のパルス信号Aを発生する。尚、処理開始タイミング信号REnは、データ処理装置200におけるデータ処理サイクルの開始タイミングを論理レベル”1”にて示すものである。
【0009】
オアゲートG2は、外部から供給されたイベント信号ALMの論理レベルが”1”である期間中、又は上記パルス信号Aの論理レベルが”1”である期間中に亘り論理レベル”1”のパルス信号Bを発生する。尚、上記イベント信号ALMは、割り込み対象となるイベントを示す信号であり、論理レベル”1”であればそのイベントが発生、論理レベル”0”であればそのイベントが非発生状態にあることを示す。すなわち、オアゲートG2は、データ処理装置200における各データ処理の開始タイミング、又は割込イベントの発生に応じて論理レベル”1”のパルス信号Bを発生するのである。
【0010】
第1レジスタR1は、2TO1セレクタS1及びDラッチD3から構成される。2TO1セレクタS1は、論理レベル”1”のパルス信号Bが供給されている期間中は、上記DラッチD3から出力された信号D及び上記イベント信号ALMの内から上記イベント信号ALMを選択し、これをDラッチD3に供給する。一方、論理レベル”0”のパルス信号Bが供給されている期間中においては、上記2TO1セレクタS1は、上記DラッチD3から出力された信号Dを選択しこれを再びDラッチD3に供給する。DラッチD3は、かかる2TO1セレクタS1から供給された信号を割り込みクロックWCLKのタイミングにて取り込んでこれを保持しつつ上記信号Dとして2TO1セレクタS1及び第2レジスタR2に出力しつづける。
【0011】
つまり、上記第1レジスタR1は、データ処理装置200における各データ処理の開始タイミング、又は割込イベントの発生期間中においてのみ割り込みクロックWCLKのタイミングに応じて上記イベント信号ALMを取り込むレジスタなのである。尚、第1レジスタR1は、その他の期間中においては、上記イベント信号ALMの取り込みを行わずに、最終的に取り込んだ内容を保持しつづけ、これを信号Dとして第2レジスタR2に供給しつづける。
【0012】
第2レジスタR2は、2TO1セレクタS2及びDラッチD4から構成される。2TO1セレクタS2は、論理レベル”1”のパルス信号Aが供給されている期間中は、上記DラッチD4から出力された信号E及び上記第1レジスタR1から供給された信号Dの内から上記信号Dを選択し、これをDラッチD4に供給する。一方、論理レベル”0”のパルス信号Aが供給されている期間中においては、上記2TO1セレクタS2は、上記DラッチD4から出力された信号Eを選択しこれを再びDラッチD4に供給する。DラッチD4は、かかる2TO1セレクタS2から供給された信号を割り込みクロックWCLKのタイミングにて取り込んでこれを保持しつつ上記信号Eとして2TO1セレクタS2及び出力回路OUTに出力しつづける。
【0013】
つまり、上記第2レジスタR2は、データ処理装置200における各データ処理の開始タイミング期間中においてのみ、割り込みクロックWCLKのタイミングに応じて上記第1レジスタR1からの信号Dを取り込むレジスタなのである。尚、第2レジスタR2は、その他の期間中においては、上記信号Dの取り込みを行わずに、最終的に取り込んだ内容を保持しつづけ、これを信号Eとして出力回路OUTに供給しつづける。
【0014】
DラッチD5及びトライステートバッファB1からなる出力回路OUTは、データ処理装置のシステムクロックSCLKのタイミングにて上記信号Eを取り込んで保持する。更に、出力回路OUTは、データ処理装置200から論理レベル”0”の割込情報読出信号YOEが供給されると、その供給期間中に亘り、上述の如く保持した内容を割込情報信号INTとしてデータ処理装置200に送出する。
【0015】
クリア信号生成回路CGは、割込情報読出信号YOEが論理レベル”0”から”1”への推移に応じて論理レベル”1”のクリア信号を発生し、これを上記DラッチD1及びD4各々に供給する。これらDラッチD1及びD4各々は、この論理レベル”1”のクリア信号CLnに応じてその保持内容をリセットする。
次に、かかる図2に示されるが如き構成からなる割り込み処理回路100の動作の一例を図3及び図4を参照しつつ説明する。
【0016】
図3は、割り込みイベントの発生(イベント信号ALMが論理レベル”1”)と、その読み出しタイミング(割込情報読出信号YOEが論理レベル”0”)とがずれている場合における割り込み処理回路100の内部動作を示すタイムチャートである。
先ず、図3に示されるように、割り込みイベント発生を示す論理レベル”1”のイベント信号ALMが供給されると、オアゲートG2は、論理レベル”1”のパルス信号Bを発生してこれを第1レジスタR1に供給する。第1レジスタR1は、この論理レベル”1”のパルス信号Bに応じて、イベント信号ALMを取り込んでこれを保持する。この際、かかるパルス信号Bが論理レベル”1”である期間中、上記イベント信号ALMの論理レベルは”1”であるので、第1レジスタR1は、図3に示されるが如く論理レベル”1”の信号Dを第2レジスタR2に供給しつづける。
【0017】
その後、データ処理装置200から、図3に示されるタイミングにて論理レベル”1”の処理開始タイミング信号REnが供給されると、DラッチD1、D2及びアンドゲートG1なるワンショット回路は、論理レベル”1”のパルス信号Aを第2レジスタR2に供給する。オアゲートG2は、かかる論理レベル”1”のパルス信号Aに応じて再び、論理レベル”1”のパルス信号Bを発生し、これを第1レジスタR1に供給する。第1レジスタR1は、かかる論理レベル”1”のパルス信号Bに応じてイベント信号ALMを取り込みこれを保持する。この際、パルス信号Bが論理レベル”1”である期間中は、上記イベント信号ALMの論理レベルは”0”であるので、第1レジスタR1は論理レベル”0”の信号Dを出力することになる。第2レジスタR2は、論理レベル”1”のパルス信号Aに応じて、かかる信号Dを取り込んでこれを保持する。この際、パルス信号Aが論理レベル”1”である期間中は、上記信号Dの論理レベルは”1”であるので、第2レジスタR2は、図3に示されるように、論理レベル”1”の信号Eを出力回路OUTに送出しつづける。この間、データ処理装置200からは論理レベル”0”の割込情報読出信号YOEが供給されているので、出力回路OUTは、上記信号Eによって示される論理レベル”1”の信号を割込情報信号INTとして、データ処理装置200に送出する。データ処理装置200は、図3の破線にて示されるタイミングにて、上記信号Eに対応した割込情報信号INTを取り込む。その後、割込情報読出信号YOEの論理レベルが”0”から”1”へと推移すると、クリア信号生成回路CGは論理レベル”1”のクリア信号CLnを生成する。これにより、上記DラッチD1及びD4は共にリセットされ、信号Eの論理レベルは”1”から”0”へと推移する。
【0018】
以上の如く、割り込みイベントの発生と、その読み出しタイミングとがずれている場合には、この割り込みイベント発生の直後にデータ処理装置200から供給される論理レベル”0”の割込情報読出信号YOEに応じて、割り込み発生を示す割込情報信号INTが送出されるのである。
一方、図4は、割り込みイベントの発生(イベント信号ALMが論理レベル”1”)と、その読み出しタイミング(割込情報読出信号YOEが論理レベル”0”)とが重なった場合の動作タイムチャートを示す図である。
【0019】
先ず、データ処理装置200からは、図4に示されるタイミングにて論理レベル”1”の処理開始タイミング信号REn、及び論理レベル”0”の割込情報読出信号YOEが供給される。ここで、上記論理レベル”1”の処理開始タイミング信号REn及び論理レベル”0”の割込情報読出信号YOEが供給されている間に、割り込みイベント発生を示す論理レベル”1”のイベント信号ALMが供給される。
【0020】
この際、上記の如き論理レベル”1”の処理開始タイミング信号REnに応じて、DラッチD1、D2及びアンドゲートG1なるワンショット回路は、論理レベル”1”のパルス信号Aを発生しこれを第2レジスタR2に供給する。又、オアゲートG2は、かかる論理レベル”1”のパルス信号Aに応じて、論理レベル”1”のパルス信号Bを発生し、これを第1レジスタR1に供給する。
【0021】
第1レジスタR1は、かかる論理レベル”1”のパルス信号Bに応じてイベント信号ALMを取り込みこれを保持する。この際、パルス信号Bが論理レベル”1”である期間中は、上記イベント信号ALMの論理レベルは”1”であるので、第1レジスタR1は図4に示されるが如き論理レベル”1”の信号Dを第2レジスタR2に供給する。一方、第2レジスタR2は、論理レベル”1”のパルス信号Aに応じて、かかる信号Dを取り込んでこれを保持する。この際、パルス信号Aが論理レベル”1”である期間中は、上記信号Dの論理レベルは”0”であるので、第2レジスタR2は、図4に示されるが如き論理レベル”0”の信号Eを出力回路OUTに送出しつづける。
【0022】
この間、データ処理装置200からは論理レベル”0”の割込情報読出信号YOEが供給されているので、出力回路OUTは、上記信号Eによって示される論理レベル”0”の信号を割込情報信号INTとして、データ処理装置200に送出する。データ処理装置200は、図4の破線にて示されるタイミングにて、上記信号Eに対応した割込情報信号INTを取り込む。その後、割込情報読出信号YOEの論理レベルが”0”から”1”へと推移すると、クリア信号生成回路CGは論理レベル”1”のクリア信号CLnを生成する。これにより、上記DラッチD1及びD4は共にリセットされる。この際、信号Eは論理レベル”0”のままである。
【0023】
ここで、データ処理装置200から再び論理レベル”0”の割込情報読出信号YOE、並びに論理レベル”1”の処理開始タイミング信号REnが供給されると、DラッチD1、D2及びアンドゲートG1なるワンショット回路は、論理レベル”1”のパルス信号Aを発生しこれを第2レジスタR2に供給する。オアゲートG2は、かかる論理レベル”1”のパルス信号Aに応じて、論理レベル”1”のパルス信号Bを発生し、これを第1レジスタR1に供給する。
【0024】
第1レジスタR1は、かかる論理レベル”1”のパルス信号Bに応じてイベント信号ALMを取り込みこれを保持する。この際、パルス信号Bが論理レベル”1”である期間中は、上記イベント信号ALMの論理レベルは”0”であるので、第1レジスタR1は図4に示されるが如き論理レベル”0”の信号Dを第2レジスタR2に供給する。一方、第2レジスタR2は、論理レベル”1”のパルス信号Aに応じて、かかる信号Dを取り込んでこれを保持する。この際、パルス信号Aが論理レベル”1”である期間中は、上記信号Dの論理レベルは”1”であるので、第2レジスタR2は、図4に示されるが如き論理レベル”1”の信号Eを出力回路OUTに送出しつづける。
【0025】
この間、データ処理装置200からは論理レベル”0”の割込情報読出信号YOEが供給されているので、出力回路OUTは、上記信号Eによって示される論理レベル”1”の信号を割込情報信号INTとして、データ処理装置200に送出する。データ処理装置200は、図4の破線にて示されるタイミングにて、上記信号Eに対応した割込情報信号INTを取り込む。その後、割込情報読出信号YOEの論理レベルが”0”から”1”へと推移すると、クリア信号生成回路CGは論理レベル”1”のクリア信号CLnを生成する。これにより、上記DラッチD1及びD4は共にリセットされ、信号Eの論理レベルは”1”から”0”へと推移する。
【0026】
以上、図4に示されるように、割り込みイベントの発生とその読み出しタイミングとが衝突した場合においても、次の読み出しタイミングにて、割り込みイベント発生を示す割込情報信号INTをデータ処理装置200に送出することが出来るのである。この際、データ処理装置200が割込情報信号INTを取り込むタイミング(図4の破線)では、信号Eが”0”から”1”又は”1”から”0”へと推移することはないので、割込情報信号INTは信頼性の高いものといえる。
【0027】
図5は、割り込みイベントの発生(イベント信号ALMが論理レベル”1”)と、その読み出しタイミング(割込情報読出信号YOEが論理レベル”0”)とが衝突しており、かつ、この割り込みイベントが継続して発生している場合におけるタイムチャートを示す図である。
図5においては、先ず、データ処理装置200から論理レベル”1”の処理開始タイミング信号REn、及び論理レベル”0”の割込情報読出信号YOEが供給される。ここで、割り込みイベントの発生を示す論理レベル”1”のイベント信号ALMが、論理レベル”0”の割込情報読出信号YOEが供給されている期間よりも長期間供給される。
【0028】
この際、オアゲートG2は、かかるイベント信号ALMが論理レベル”1”である期間中、論理レベル”1”のパルス信号Bを発生し、これを第1レジスタR1に供給する。又、前述した如き論理レベル”1”の処理開始タイミング信号REnに応じて、DラッチD1、D2及びアンドゲートG1なるワンショット回路は、論理レベル”1”のパルス信号Aを発生しこれを第2レジスタR2に供給する。
【0029】
第1レジスタR1は、かかる論理レベル”1”のパルス信号Bに応じてイベント信号ALMを取り込みこれを保持する。この際、パルス信号Bが論理レベル”1”である期間中は、上記イベント信号ALMの論理レベルは”1”であるので、第1レジスタR1は、図5に示されるが如き論理レベル”1”の信号Dを第2レジスタR2に供給する。一方、第2レジスタR2は、論理レベル”1”のパルス信号Aに応じて、かかる信号Dを取り込んでこれを保持する。この際、パルス信号Aが論理レベル”1”である期間中は、上記信号Dの論理レベルは”1”であるので、第2レジスタR2は、図5に示されるが如き論理レベル”1”の信号Eを出力回路OUTに送出しつづける。
【0030】
この間、データ処理装置200からは論理レベル”0”の割込情報読出信号YOEが供給されているので、出力回路OUTは、上記信号Eによって示される論理レベル”1”の信号を割込情報信号INTとして、データ処理装置200に送出する。データ処理装置200は、図5の破線にて示されるタイミングにて、上記信号Eに対応した割込情報信号INTを取り込む。その後、割込情報読出信号YOEの論理レベルが”0”から”1”へと推移すると、クリア信号生成回路CGは論理レベル”1”のクリア信号CLnを生成する。これにより、上記DラッチD1及びD4は共にリセットされ、信号Eの論理レベルは”1”から”0”へと推移する。その後、イベント信号ALMが論理レベル”1”から”0”へと推移すると、オアゲートG2から出力される信号Bも”1”から”0”へと推移する。
【0031】
ここで、データ処理装置200から再び論理レベル”0”の割込情報読出信号YOE、並びに論理レベル”1”の処理開始タイミング信号REnが供給されると、DラッチD1、D2及びアンドゲートG1なるワンショット回路は、論理レベル”1”のパルス信号Aを発生しこれを第2レジスタR2に供給する。更に、かかる論理レベル”1”のパルス信号Aに応じて、オアゲートG2は、論理レベル”1”のパルス信号Bを発生してこれを第1レジスタR1に供給する。
【0032】
第1レジスタR1は、かかる論理レベル”1”のパルス信号Bに応じてイベント信号ALMを取り込みこれを保持する。この際、パルス信号Bが論理レベル”1”である期間中は、上記イベント信号ALMの論理レベルは”0”であるので、第1レジスタR1は図5に示されるが如き論理レベル”0”の信号Dを第2レジスタR2に供給する。一方、第2レジスタR2は、論理レベル”1”のパルス信号Aに応じて、かかる信号Dを取り込んでこれを保持する。この際、パルス信号Aが論理レベル”1”である期間中は、上記信号Dの論理レベルは”1”であるので、第2レジスタR2は、図5に示されるが如き論理レベル”1”の信号Eを出力回路OUTに送出しつづける。
【0033】
この間、データ処理装置200からは論理レベル”0”の割込情報読出信号YOEが供給されているので、出力回路OUTは、上記信号Eによって示される論理レベル”1”の信号を割込情報信号INTとして、データ処理装置200に送出する。データ処理装置200は、図5の破線にて示されるタイミングにて、上記信号Eに対応した割込情報信号INTを取り込む。その後、割込情報読出信号YOEの論理レベルが”0”から”1”へと推移すると、クリア信号生成回路CGは論理レベル”1”のクリア信号CLnを生成する。これにより、上記DラッチD1及びD4は共にリセットされ、信号Eの論理レベルは”1”から”0”へと推移する。
【0034】
以上、図5に示されるように、割り込みイベントの発生と、その読み出しタイミングとが衝突しており、かつ、この割り込みイベントの発生期間が継続している場合にも、正しく、割り込みイベントの発生を示す論理レベル”1”の割込情報信号INTをデータ処理装置200に送出し得るのである。
尚、上記図2に示される構成は、データ処理装置200の処理タイミングとは非同期にて発生する単発の割り込みイベント(イベント信号ALM)を扱うものであるが、複数の割り込みイベントに対しても同様に適用可能である。
【0035】
図6は、かかる点に鑑みてなされた本発明による割り込み処理回路の他の実施例を示す図である。
尚、かかる実施例においては、上述した如き複数の割り込みイベントとして、後述する累算回路ADDから出力された14ビットの累算加算データAD13−0、及びオーバーフロー信号OVFを扱うものである。
【0036】
図6において、この累算回路ADDにおける4ビット加算器AD1は、供給された4ビットの加算データと、現時点までの累算結果の下位4ビットとを加算して得られた4ビットの累算加算データAD3−0をアンドゲートG7、G10、及び2to1セレクタS4を介して第1レジスタRR1に供給する。ここで、かかる累算加算データAD3−0が全て論理レベル”1”となると、4ビット加算器AD1は、論理レベル”1”のキャリー信号COをアンドゲートG3及び2to1セレクタS3の各々に供給する。+1加算器AD2は、現時点までの累算結果の上位10ビットに1を加算して得られた10ビットの加算結果を2to1セレクタS3に供給する。2to1セレクタS3は、上記4ビット加算器AD1から論理レベル”1”のキャリー信号COが供給された場合に限り、上記+1加算器AD2から供給された10ビットの加算結果を累算加算データAD13−4とし、これをアンドゲートG6、G9を介して第1レジスタ群RR1に供給する。ここで、かかる累算加算データAD13−4が全て論理レベル”1”となると、+1加算器AD2は、論理レベル”1”のキャリー信号COをアンドゲートG3に供給する。アンドゲートG3は、上記4ビット加算器AD1及び+1加算器AD2各々から論理レベル”1”のキャリー信号COが供給された場合に、オアゲートG5、アンドゲートG8を介して論理レベル”1”のオーバフロー信号OVFを第1レジスタ群RR1に供給する。
【0037】
かかる構成により、上記累算回路ADDは、4ビットの加算データを累算して得られた14ビットの累算加算データAD13−0、及びそのオーバーフロー信号OVF各々を複数の割り込みイベントとして、第1レジスタ群RR1に供給するのである。
第1レジスタ群RR1には、図2に示される第1レジスタR1と実質的に同一動作を為すものが、上記累算加算データAD13−0、及びオーバフロー信号OVF各々に対応した分、すなわち15系統設けられている。尚、第1レジスタ群RR1中に形成されているアンドゲートG121−15各々は、DラッチD31−15各々を一斉に同期リセットする為に付加されたものである。
【0038】
同様に、第2レジスタ群RR2には、図2に示される第2レジスタR2と同一構成のレジスタが15系統設けられている。更に、第2レジスタ群RR2から供給された累算結果を累算結果RD13−0として出力すべく、図2に示される出力回路OUTを14系統分備えた出力回路OTが設けられている。更に、上記図2に示されるものと同様に、DラッチD1、D2及びアンドゲートG1からなるワンショット回路が設けられている。
【0039】
このように、本発明による割り込み処理回路は、単発の非同期イベント(図2のイベント信号ALM)のみならず、複数の非同期イベント(図6の累算加算データAD13−0、オーバーフロー信号OVF)をも同様に扱うことが出来るのである。
【0040】
【発明の効果】
以上、詳述したように本発明による割り込み処理回路は、割り込みイベントを示すイベント信号をこの割り込みイベントの発生又はデータ処理の開始タイミングに応じて取り込みこれを保持する第1保持手段と、上記開始タイミングに応じて第1保持手段に保持された信号を取り込みこれを保持する第2保持手段と、第2保持手段に保持されている信号をデータ処理装置からの読出信号に応じてこのデータ処理回路に送出する出力手段とを有する構成となっているので、例え割り込みイベントの発生とその読み出しタイミングとが重なっても、割込情報を正しくデータ処理装置に送出することが可能となるのである。
【図面の簡単な説明】
【図1】本発明による割り込み処理回路100とデータ処理装置200との接続を示す図である。
【図2】本発明による割り込み処理回路100の内部構成を示す図である。
【図3】割り込み発生とその読み出しタイミングとがずれている場合における割り込み処理回路100の動作を示すタイムチャートである。
【図4】割り込み発生とその読み出しタイミングとが重なっている場合における割り込み処理回路100の動作を示すタイムチャートである。
【図5】割り込み発生とその読み出しタイミングとが重なっており、かつ割り込み発生期間が継続している場合における割り込み処理回路100の動作を示すタイムチャートである。
【図6】本発明による割り込み処理回路の他の実施例を示す図である。
【主要部分の符号の説明】
100 割り込み処理回路
200 データ処理装置
R1 第1レジスタ
R2 第2レジスタ
OUT 出力回路
Claims (5)
- 所定周期のデータ処理サイクル毎にデータ処理を行うデータ処理装置と協同して割り込み処理を行う割り込み処理回路であって、
割り込みイベントを示すイベント信号の値を前記割り込みイベントの発生時点、並びに前記データ処理サイクルの開始タイミングにて取り込みこれを保持する第1保持手段と、前記第1保持手段に保持された値を前記開始タイミングにて取り込みこれを保持する第2保持手段と、前記第2保持手段に保持されている値を前記データ処理装置からの読出信号に応じて前記データ処理装置に送出する出力手段と、を有することを特徴とする割り込み処理回路。 - 前記第1保持手段は、前記割り込みイベントの発生時並びに前記データ処理の開始タイミング期間中における第1クロック信号のタイミングに応じて前記イベント信号の取り込み保持を行い、前記第2保持手段は、前記開始タイミング期間中における前記第1クロック信号のタイミングに応じて前記第1保持手段に保持された信号の取り込み保持を行い、前記出力手段は、前記読出信号が供給されている期間中における第2クロック信号のタイミングにて前記第2保持手段に保持されている信号を前記データ処理装置に送出することを特徴とする請求項1記載の割り込み処理回路。
- 前記第1クロック信号及び前記第2クロック信号は互いに非同期であることを特徴とする請求項2記載の割り込み処理回路。
- 前記第2クロック信号は前記データ処理装置におけるシステムクロックであることを特徴とする請求項1、2、及び3記載の割り込み処理回路。
- 入力データの累算加算結果を前記割り込みイベントとして出力する累算加算回路を更に備え、
前記累算加算回路は、前記第1保持手段から出力された値を前記入力データに加算することにより前記累算加算結果を得ることを特徴とする請求項1記載の割り込み処理回路。
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