JPS63183678A - マルチポ−トメモリ装置 - Google Patents
マルチポ−トメモリ装置Info
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- JPS63183678A JPS63183678A JP1472787A JP1472787A JPS63183678A JP S63183678 A JPS63183678 A JP S63183678A JP 1472787 A JP1472787 A JP 1472787A JP 1472787 A JP1472787 A JP 1472787A JP S63183678 A JPS63183678 A JP S63183678A
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- Japan
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- port
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- memory
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- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、コンピュータ等の情報処理装置に用いられ
るマルチボートメモリ装置に関する。
るマルチボートメモリ装置に関する。
従来の技術
第2゛図は従来のマルチポートメモリ装置とその利用系
の構成を示している。この例のメモリ装置7は3ポート
で、3つのアドレスポート8,9゜10と、3つのデー
タポー)13,14.15と、3つのアクセス要求線b
l、b2.b3を有している。アドレスポート8とデー
タポート13とアクセス要求線b1との1組はプロセッ
サ1のバス4に接続され、アドレスポート9とデータポ
ート14とアクセス要求線b2との1組はプロセッサ2
のバス5に接続され、アドレスポート10とデータポー
ト15とアクセス要求線b3との1組はプロセッサ3の
バス6に接続されている。これら3つのプロセッサ1.
2.3が3ボートメモリ装置7を共有し、これを利用し
て並行処理を行なう。
の構成を示している。この例のメモリ装置7は3ポート
で、3つのアドレスポート8,9゜10と、3つのデー
タポー)13,14.15と、3つのアクセス要求線b
l、b2.b3を有している。アドレスポート8とデー
タポート13とアクセス要求線b1との1組はプロセッ
サ1のバス4に接続され、アドレスポート9とデータポ
ート14とアクセス要求線b2との1組はプロセッサ2
のバス5に接続され、アドレスポート10とデータポー
ト15とアクセス要求線b3との1組はプロセッサ3の
バス6に接続されている。これら3つのプロセッサ1.
2.3が3ボートメモリ装置7を共有し、これを利用し
て並行処理を行なう。
メモリ装置7において、3つのアドレスポート8.9.
10のいずれかがアドレスセレクタ12を介してメモリ
11のアドレス入力端に接続される。また、3つのデー
タポート13,14.15のそれぞれは、ライトデータ
用のゲート行ドライバ16,17.18と、リードデー
タ用のゲート行ドライバ19,20.21とを介してメ
モリ11のデータ入出力端に接続されている。
10のいずれかがアドレスセレクタ12を介してメモリ
11のアドレス入力端に接続される。また、3つのデー
タポート13,14.15のそれぞれは、ライトデータ
用のゲート行ドライバ16,17.18と、リードデー
タ用のゲート行ドライバ19,20.21とを介してメ
モリ11のデータ入出力端に接続されている。
また、メモリ制御部22は3つのアクセス要求線bl、
b2.b3からの信号を受付は処理し、制御線aによる
アドレスセレクタ12の制御と、制御線Cによるメモリ
11の制御と、制御線di。
b2.b3からの信号を受付は処理し、制御線aによる
アドレスセレクタ12の制御と、制御線Cによるメモリ
11の制御と、制御線di。
d2.d3によるドライバ16〜21のゲートの制御と
を所定のタイミ/グで行なう。
を所定のタイミ/グで行なう。
以上の構成により、バス4を通じてのプロセッサ1から
のアクセス要求と、バス5を通じてのプロセッサ2から
のアクセス要求と、バス6を通じてのプロセッサ3から
のアクセス要求とに対してメモリ装置7は択一的に順次
応えていく。
のアクセス要求と、バス5を通じてのプロセッサ2から
のアクセス要求と、バス6を通じてのプロセッサ3から
のアクセス要求とに対してメモリ装置7は択一的に順次
応えていく。
発明が解決しようとする問題点
上述した従来の構成において、3つのプロセッサ1,2
.3からのアクセス要求がまったく同時にメモリ制御部
22に入った場合、制御部22はこれらの要求に順番に
応えていく。一般には各プロセッサ1.2.3に優先度
を付けてあシ、アクセス要求が競合したとき、優先度の
高い要求を受付けて、それに対応したバスとメモリ11
とを接続し、そのアクセス処理が終了してから次の優先
度の要求を受付ける。従って、優先度の低いプロセッサ
のアクセス要求は待たされる機会が多くなシ、アクセス
効率が著しく低下する。
.3からのアクセス要求がまったく同時にメモリ制御部
22に入った場合、制御部22はこれらの要求に順番に
応えていく。一般には各プロセッサ1.2.3に優先度
を付けてあシ、アクセス要求が競合したとき、優先度の
高い要求を受付けて、それに対応したバスとメモリ11
とを接続し、そのアクセス処理が終了してから次の優先
度の要求を受付ける。従って、優先度の低いプロセッサ
のアクセス要求は待たされる機会が多くなシ、アクセス
効率が著しく低下する。
この発明は上述した従来の問題点に鑑みなされたもので
、その目的は、アクセス要求に対して待ち状態が発生す
る機会をできるだけ少なくすることにある。
、その目的は、アクセス要求に対して待ち状態が発生す
る機会をできるだけ少なくすることにある。
問題点を解決するための手段
そこで本発明では、各アドレスポートにそれぞれアドレ
スラッチ回路を設けるとともに、各データポートにそれ
ぞれライトデータラッチ回路を設けておき、あるポート
からのライトアクセス要求と他のポートからのアクセス
要求とが競合したときにライトアクセス要求のアドレス
とライトデータとを上記ラッチ回路にそれぞれ保持した
上で他の要求の処理後にメモリへのライト操作を行なう
制御手段を設けた。
スラッチ回路を設けるとともに、各データポートにそれ
ぞれライトデータラッチ回路を設けておき、あるポート
からのライトアクセス要求と他のポートからのアクセス
要求とが競合したときにライトアクセス要求のアドレス
とライトデータとを上記ラッチ回路にそれぞれ保持した
上で他の要求の処理後にメモリへのライト操作を行なう
制御手段を設けた。
作用
ライトアクセス要求のアドレスとライトデータとが上記
ラッチ回路に保持された段階で、外部のプロセッサ等か
ら見ればメモリアクセスは終了したことになる。つまり
、このライトアクセス要求と競合した他のアクセス要求
とがあたかも同時に処理された形になる。もちろん、内
部処理は逐次行なわれる。
ラッチ回路に保持された段階で、外部のプロセッサ等か
ら見ればメモリアクセスは終了したことになる。つまり
、このライトアクセス要求と競合した他のアクセス要求
とがあたかも同時に処理された形になる。もちろん、内
部処理は逐次行なわれる。
実施例
第1図は本発明の一実施例によるマルチポートメモリ装
置とその利用系の構成を示している。第1図において、
第2図の従来構成と同一部分および対応部分には同一の
符号を吋けており、同一部分についての重複説明は省略
する。
置とその利用系の構成を示している。第1図において、
第2図の従来構成と同一部分および対応部分には同一の
符号を吋けており、同一部分についての重複説明は省略
する。
この例のメモリ装置7は3ボートであり、アドレスポー
ト8とデータポート13とアクセス要求線b1との1組
はプロセッサ1のバス4に接続され、アドレスポート9
とデータポート14とアクセス要求線b2との1組はプ
ロセッサ2のバス5に接続され、アドレスポート10と
データポート15とアクセス要求線b3との1組はプロ
セッサ3のバス6に接続されている。
ト8とデータポート13とアクセス要求線b1との1組
はプロセッサ1のバス4に接続され、アドレスポート9
とデータポート14とアクセス要求線b2との1組はプ
ロセッサ2のバス5に接続され、アドレスポート10と
データポート15とアクセス要求線b3との1組はプロ
セッサ3のバス6に接続されている。
本発明の装置では、各アドレスポー1−8.9゜lOと
アドレスセレクタ12との間にそれぞれアドレスラッチ
回路31.32.33を設けてあり、メモリ制御部22
が制御線fl、f2.f3を通じて各ラッチ回路31,
32.33を制御する。
アドレスセレクタ12との間にそれぞれアドレスラッチ
回路31.32.33を設けてあり、メモリ制御部22
が制御線fl、f2.f3を通じて各ラッチ回路31,
32.33を制御する。
また、各データポート13,14.15と各ライトデー
タ用ゲート吋ドライバ16,17.18との間にそれぞ
れライトデータラッチ回路34゜35.36を設けてあ
シ、メモリ制御部di、d2゜d3を通じて各ラッチ回
路34,35.36を制御する。
タ用ゲート吋ドライバ16,17.18との間にそれぞ
れライトデータラッチ回路34゜35.36を設けてあ
シ、メモリ制御部di、d2゜d3を通じて各ラッチ回
路34,35.36を制御する。
各プロセッサ1,2.3からのアクセス要求が重ならな
い場合、各ラッチ回路31〜36の意味はなく、各ラッ
チ回路31〜36の入力は直接出力となシ(透過する)
、従ってメモリ装置7の機能は第2図の従来のものと同
じである。
い場合、各ラッチ回路31〜36の意味はなく、各ラッ
チ回路31〜36の入力は直接出力となシ(透過する)
、従ってメモリ装置7の機能は第2図の従来のものと同
じである。
t*、各プロセッサ1,2.3からのアクセス要求が重
なっても、要求がすべてリードアクセスである場合も、
各ラッチ回路31〜36の入出力は透過し、メモリ装置
7の機能は従来と同じである。つまり、メモリ制御部2
2は各要求の優先度に応じて順番に処理を実行し、各バ
スとメモリ11との接続制御を順番に行なう。従って、
この場合には従来と同様に待ちが発生する。
なっても、要求がすべてリードアクセスである場合も、
各ラッチ回路31〜36の入出力は透過し、メモリ装置
7の機能は従来と同じである。つまり、メモリ制御部2
2は各要求の優先度に応じて順番に処理を実行し、各バ
スとメモリ11との接続制御を順番に行なう。従って、
この場合には従来と同様に待ちが発生する。
ラッチ回路31〜36は以下の場合に有効に機能する。
例えば、3つのプロセッサl、2.3からライトアクセ
ス要求が同時に発生したとする。これを受けてメモリ制
御部22は、各バス41 5.6上の各アドレスを各ラ
ッチ回路31,32.33に保持するとともに、各ライ
トデータを各ラッチ回路34,35.36に保持する。
ス要求が同時に発生したとする。これを受けてメモリ制
御部22は、各バス41 5.6上の各アドレスを各ラ
ッチ回路31,32.33に保持するとともに、各ライ
トデータを各ラッチ回路34,35.36に保持する。
この段階で各プロセスサ1. 2.3から見れば、それ
ぞれのライトアクセス要求が処理されたことになる。従
って待ちは発生しない。次にメモリ制御部22は、アド
レスセレクタ12でラッチ回路31とメモリ11を接続
するとともにドライバ16を介してラッチ回路34とメ
モリ11とを接続し、ライト操作を行なう。これでプロ
セッサlからのデータが実際にメモリ11に書き込まれ
る。次に同様にして、ランチ回路32のアドレスとラッ
チ回路35のデータをメモリ11に入力してライト操作
を行なう。また次に、ラッチ回路33のアトl/スとラ
ッチ回路36のデータをメモリ11に入力してライト操
作を行なう。以上で内部処理が終る。
ぞれのライトアクセス要求が処理されたことになる。従
って待ちは発生しない。次にメモリ制御部22は、アド
レスセレクタ12でラッチ回路31とメモリ11を接続
するとともにドライバ16を介してラッチ回路34とメ
モリ11とを接続し、ライト操作を行なう。これでプロ
セッサlからのデータが実際にメモリ11に書き込まれ
る。次に同様にして、ランチ回路32のアドレスとラッ
チ回路35のデータをメモリ11に入力してライト操作
を行なう。また次に、ラッチ回路33のアトl/スとラ
ッチ回路36のデータをメモリ11に入力してライト操
作を行なう。以上で内部処理が終る。
なお上記の動作において、同時に発生したライトアクセ
ス要求のうちの1つについては、そのアドレスとデータ
とをラッチ回路を透過させて直接的にメモ!JIIK入
力しても良い。
ス要求のうちの1つについては、そのアドレスとデータ
とをラッチ回路を透過させて直接的にメモ!JIIK入
力しても良い。
以上の説明で明かなように、ライトアクセス要求とリー
ドアクセス要求が重なった場合にもランチ回路31〜3
6は有効に機能する。つまり、ライトアクセス要求のア
ドレスとデータとを該当のラッチ回路に保持しておき、
リードアクセス要求の処理が終了してから、保持しであ
るアドレスとデータについてライト操作を行なう。この
場合も待ちは発生しない。
ドアクセス要求が重なった場合にもランチ回路31〜3
6は有効に機能する。つまり、ライトアクセス要求のア
ドレスとデータとを該当のラッチ回路に保持しておき、
リードアクセス要求の処理が終了してから、保持しであ
るアドレスとデータについてライト操作を行なう。この
場合も待ちは発生しない。
発明の効果
以上詳細に説明したように、本発明に係るマルチボート
メモリ装置にあっては、ライトアクセス要求と他のアク
セス要求が重なった場合に、ライトアクセス要求のアド
レスとデータとを内部のランチ回路に保持しておき、他
のアクセス要求の処理後に保持しであるアドレスとデー
タのライト操作を内部処理するので、外部のプロセッサ
等から見れば重なった要求が同時に処理されたことにな
る。従って、アクセス要求に対する待ちの発生機会が従
来より少なくなり、メモリの利用効率が向上する。
メモリ装置にあっては、ライトアクセス要求と他のアク
セス要求が重なった場合に、ライトアクセス要求のアド
レスとデータとを内部のランチ回路に保持しておき、他
のアクセス要求の処理後に保持しであるアドレスとデー
タのライト操作を内部処理するので、外部のプロセッサ
等から見れば重なった要求が同時に処理されたことにな
る。従って、アクセス要求に対する待ちの発生機会が従
来より少なくなり、メモリの利用効率が向上する。
【図面の簡単な説明】
第1図は本発明の一実施例によるマルチポートメモリ装
置のブロック図、第2図は従来のマルチポートメモリ装
置のブロック図である。 7・・・マルチボートメモリ装置、8.9.10・・・
アドレスポート、11・・・メモリ、12・・・アドレ
スセレクタクタ、13.14.15・・・データポート
、16.17.18・・・ライトデータ用ドライバ、1
9.20.21・・・リードデータ用ドライバ、22・
・・メモリ制御部、31.32.33・・・アドレスラ
ッチ回路、34.35.36・・・ライトデータラッチ
回路。 第1図
置のブロック図、第2図は従来のマルチポートメモリ装
置のブロック図である。 7・・・マルチボートメモリ装置、8.9.10・・・
アドレスポート、11・・・メモリ、12・・・アドレ
スセレクタクタ、13.14.15・・・データポート
、16.17.18・・・ライトデータ用ドライバ、1
9.20.21・・・リードデータ用ドライバ、22・
・・メモリ制御部、31.32.33・・・アドレスラ
ッチ回路、34.35.36・・・ライトデータラッチ
回路。 第1図
Claims (1)
- 各アドレスポートにそれぞれアドレスラッチ回路を設
けるとともに、各データポートにそれぞれライトデータ
ラッチ回路を設けておき、あるポートからのライトアク
セス要求と他のポートからのアクセス要求とが競合した
ときにライトアクセス要求のアドレスとライトデータと
を上記ラッチ回路にそれぞれ保持した上で他の要求の処
理後にメモリへのライト操作を行なう制御手段を設けた
ことを特徴とするマルチポートメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1472787A JPS63183678A (ja) | 1987-01-23 | 1987-01-23 | マルチポ−トメモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1472787A JPS63183678A (ja) | 1987-01-23 | 1987-01-23 | マルチポ−トメモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63183678A true JPS63183678A (ja) | 1988-07-29 |
Family
ID=11869162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1472787A Pending JPS63183678A (ja) | 1987-01-23 | 1987-01-23 | マルチポ−トメモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63183678A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0409330A2 (de) * | 1989-07-19 | 1991-01-23 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Steuern des Zugriffs auf einen Speicher |
US5062081A (en) * | 1989-10-10 | 1991-10-29 | Advanced Micro Devices, Inc. | Multiport memory collision/detection circuitry |
-
1987
- 1987-01-23 JP JP1472787A patent/JPS63183678A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5920894A (en) * | 1989-06-21 | 1999-07-06 | U.S. Philips Corporation | Control circuit for generating control signals for controlling read and write accesses to a memory |
EP0409330A2 (de) * | 1989-07-19 | 1991-01-23 | Philips Patentverwaltung GmbH | Schaltungsanordnung zum Steuern des Zugriffs auf einen Speicher |
US5062081A (en) * | 1989-10-10 | 1991-10-29 | Advanced Micro Devices, Inc. | Multiport memory collision/detection circuitry |
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