JP2684752B2 - 拡張記憶制御方式 - Google Patents

拡張記憶制御方式

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JP2684752B2 JP1053634A JP5363489A JP2684752B2 JP 2684752 B2 JP2684752 B2 JP 2684752B2 JP 1053634 A JP1053634 A JP 1053634A JP 5363489 A JP5363489 A JP 5363489A JP 2684752 B2 JP2684752 B2 JP 2684752B2
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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は拡張記憶装置と接続されるメモリアクセス制
御装置の拡張記憶制御方式に関するものである。
[従来の技術] 従来、主記憶装置と拡張記憶装置とに接続されたメモ
リアクセス制御装置においては、要求元からのリクエス
トが拡張記憶装置と主記憶装置間の転送(例えば、ペー
ジ単位など)であった時、各々次の二つの処理に別けて
行うのが一般的であった。
拡張記憶装置から主記憶装置への転送リクエストのケ
ースでは、 (1−a)拡張記憶装置からの読み出し処理 (1−b)主記憶装置への書き込み処理 主記憶装置から拡張記憶装置への転送リクエストのケ
ースでは、 (2−a)主記憶装置からの読み出し処理 (2−b)拡張記憶装置への書き込み処理 上記の場合、拡張記憶装置への読み出し、書き込み処
理は、主記憶装置としか接続されていないメモリアクセ
ス制御装置と比べて、当然、拡張記憶装置とのインタフ
ェース並びに専用の制御回路を用いて行われる。また、
上記(1−b)並びに(2−a)の処理においては、一
般的には転送単位は、主記憶装置のアクセス単位に比較
して大きい。そのため、複数の主記憶装置に対するリー
ドリクエスト,ライトリクエストに分解して行い、その
処理を行う専用のポートを持つ必要が発生した。そのた
め、リクエスト受付ポート数が増え、即ちHW(ハードウ
ェア)量が増え、なおかつ、ポート数が増えたことによ
り、制御が複雑となり、主記憶装置のビジーチェックの
ディレイタイムも厳しくなった。
[発明が解決しようとする課題] 上述した従来の拡張記憶制御方式は、拡張記憶装置処
理用のポートを専用でもつことにより、HW量が増え、制
御が複雑となり、主記憶装置のビジーチェックのディレ
イタイムも厳しくなるという欠点がある。
[課題を解決するための手段] 本発明による拡張記憶制御方式は、複数の要求元と、
主記憶装置と、拡散記憶装置とに接続され、前記要求元
からの前記主記憶装置へのアクセス要求、前記主記憶装
置から前記拡張記憶装置への第1のデータ転送要求、及
び前記拡張記憶装置から前記主記憶装置への第2のデー
タ転送要求を含む要求に対する処理を行うと共に、診断
要求に応答して前記主記憶装置を診断するメモリアクセ
ス制御装置に於いて、 前記要求元からの複数の要求を受付け、1つの要求を
選択し、選択された要求を出力する選択手段と、 前記選択された要求が、前記アクセス要求であるか、
前記診断要求であるか、前記第1のデータ転送要求であ
るか、或いは前記第2のデータ転送要求であるかの判定
を行う判定回路と、 前記アクセス要求及び前記診断要求を受け、それぞれ
について前記主記憶装置に対する第1の読出し要求及び
第1の書込み要求を生成し、該生成された第1の読出し
要求及び第1の書込み要求を第1の要求アドレスととも
に前記主記憶装置に出力する主記憶アクセス制御部と、 該主記憶アクセス制御部と前記選択手段と前記判定回
路とに接続されたメモリスキャン回路と、 前記拡張記憶装置と前記選択手段と前記判定回路とに
接続された拡張記憶アクセス・アドレス生成部と、 前記メモリスキャン回路と前記拡張記憶アクセス・ア
ドレス生成部とに接続された第1の格納バッファと、 前記拡張記憶装置と前記メモリスキャン回路とに接続
された第2の格納バッファとを有し、 前記メモリスキャン回路は、前記診断要求及び第2の
要求アドレス、ストアデータを受け、前記主記憶アクセ
ス制御部に対して前記第2の要求アドレスを複数回更新
し、更新後のアドレスとともに上記ストアデータの第2
の書込み要求を出力し、その後に、前記主記憶アクセス
制御部に対して上記第2の書込み要求出力時と同一のア
ドレスに対して第2の読出し要求を出力し、それに対す
る前記主記憶装置からの第1のリプライデータを上記ス
トアデータと比較し、その一致、不一致から前記主記憶
装置の診断を行うメモリスキャン機能と、前記判定回路
により前記選択された要求が前記第1のデータ転送要求
と判定された場合に、該選択された要求から前記主記憶
装置への第3の読出し要求、アドレスを生成し、該生成
された第3の読出し要求、アドレスを前記主記憶アクセ
ス制御部へ出力して、前記第3の読出し要求、アドレス
に対する前記主記憶装置からの第2のリプライデータを
前記第1の格納バッファに格納する機能とを有し、 前記拡張記憶アクセス・アドレス生成部は、前記第1
の格納バッファに格納された前記第2のリプライデータ
とともに前記拡張記憶装置に対し第3の書込み要求と第
3の要求アドレスを出力する機能と、前記判定回路によ
り前記選択された要求が前記第2のデータ転送要求と判
定された場合に、該選択された要求から前記拡張記憶装
置への第4の読出し要求、アドレスを生成し、該生成さ
れた第4の読出し要求、アドレスを前記拡張記憶装置へ
出力して、前記第4の読出し要求、アドレスに対する前
記拡張記憶装置からの第3のリプライデータを前記第2
の格納バッファに格納する機能とを有し、 前記メモリスキャン回路は、前記第2の格納バッファ
に格納された前記第3のリプライデータとともに前記主
記憶アクセス制御部に対し、第4の書込み要求及び第4
の要求アドレスを出力する機能を有し、 前記拡張記憶装置と前記主記憶装置間のデータ転送に
おける前記主記憶装置への読出し、書込み処理を前記メ
モリスキャン回路と共用化して行うことを特徴とする。
[実施例] 以下、本発明の実施例について図面を参照して説明す
る。
第1図を参照すると、本発明の一実施例による拡張記
憶制御方式が適用されるメモリアクセス制御装置は、演
算処理装置や入出力処理装置などの要求元,主記憶装
置,及び拡張記憶装置に接続されている。本実施例で
は、要求元として、装置A,装置B,及び装置Cの3つの装
置を有する。メモリアクセス制御装置は、リクエストの
受付ポート部10と、リクエスト処理部75と、その他の拡
張記憶制御関係のHWから構成される。
リクエスト受付ポート部10は、装置Aからのリクエス
トを受け付ける装置Aリクエスト受付バッファ20、装置
Bからのリクエストを受け付ける装置Bリクエスト受付
バッファ30、及び装置Cからのリクエストを受け付ける
装置Cリクエスト受付バッファ40を有する。ここで、要
求元からのリクエストは、リクエストアドレス,書き込
み,読み出しなどの動作指示を示すリクエストコード,
ストアデータなどをさす。
50,60,70は、上記バッファ出力を受ける装置A,B,Cバ
ッファ読み出しレジスタである。80は選択回路で、装置
A,B,Cのリクエストの主記憶に対するビジーチェックを
行い、ビジーチェックにパスしたものだけを選択する。
ビジーチェックにパスしたリクエストが複数の場合は、
各々の優先度がとられ、1つのリクエストのみを選択
し、この選択されたリクエストは、主記憶アクセス制御
部90並びに拡張記憶アクセス判定回路140に出力され
る。
一般的に主記憶装置は、XNのインタリーブ構成をとっ
ている。本実施例でも同じくXNのインタリーブ構成をと
っている。即ち、主記憶装置100は、Nバンクから構成
され、それぞれのバンクに対してビジーF/Fが存在し、
要求元からのアクセスバンクと前記ビジーF/Fのチェッ
クを行っている。
主記憶アクセス制御部90は選択回路80の出力を受け、
その出力がないときに限り、メモリスキャン回路150の
出力を受ける。選択回路80及びメモリスキャン回路150
の出力は、要求元からのリクエストアドレス、リクエス
トコード(リード/ライトなどの動作指定)、ストアデ
ータである。これらの情報を元に、主記憶アクセス制御
部90は主記憶装置100に対してアクセス要求を作成出力
する。そして、主記憶アクセス制御部90は、それに対す
る主記憶装置100からのリブライデータを受け、それ
を、選択回路80の出力を受けた場合には要求元のリプラ
イレジスタ110,120,130に、メモリスキャン回路150の出
力を受けた場合にはメモリスキャン回路150に出力す
る。
主記憶装置100は、主記憶アクセス制御部90からのア
クセス要求に対しリプライを返す。装置Aリプライレジ
スタ110は装置Aへの主記憶装置100からのリプライデー
タを格納するレジスタで、装置Aに対してリプライデー
タを出力する。装置Bリプライレジスタ120は、装置B
へのリプライデータを格納するレジスタで、装置Bに対
してリプライデータを出力する。装置Cリプライレジス
タ130は、装置Cへのリプライデータを格納するレジス
タで、装置Cに対してリプライデータを出力する。
本実施例でのアクセスの単位は、主記憶装置100,拡張
記憶装置190とも8B(バイト)とする。主記憶装置100に
対するアクセスでは、以上のHWだけで動作する。
拡張記憶アクセス判定回路140は、選択回路80の出力
が主記憶100から拡張記憶装置190への転送アクセス、あ
るいは、拡張記憶装置190から主記憶装置100への転送ア
クセスであることを検出する。そして、拡張記憶アクセ
ス判定回路140は、その信号をメモリスキャン回路150と
拡張記憶アクセス・アドレス生成部160に出力する。当
然、拡張記憶アクセス時には、主記憶アクセス制御部90
は、何ら主記憶装置100に対しアクセスを発生しない。
拡張記憶装置190と主記憶装置100との間の転送単位
は、ページ単位(IBM社などではそうしている)が一般
的に多く、本実施例でも4 kB(1ページ単位)とする。
また、リクエストアドレスには、拡張記憶アドレス並び
に主記憶アドレスを含んでいるものとする。
上記のインタフェースを減らすには、予めメモリアク
セス制御装置内にどちらかのアドレスを設定した後、も
う一方のアドレスとともにアクセス要求を発行する等の
方法が考えられる。
メモリスキャン回路150は、選択回路80の出力、拡張
記憶アクセス判定回路140の出力、拡張記憶リプライデ
ータ格納バッファ180の出力、及び主記憶アクセス制御
部90のリプライデータを入力する。この部分の動作とし
ては、次に述べるメモリスキャンと主記憶装置−拡張記
憶装置間転送とがある。
(1)メモリスキャン動作時 選択回路80の出力からライトアドレスおよびストアデ
ータを入力し、主記憶装置100に対する書き込みリクエ
ストを生成する。上記ライトアドレスを複数回更新し、
更新後のアドレスとともに上記ストアデータおよび書き
込み要求を主記憶アクセス制御部90に出力することによ
り、主記憶装置100の連続アドレスに上記ストアデータ
を書き込む。その後、上記書き込みリクエスト出力で指
定したアドレスと同一のアドレスに対するリードリクエ
ストを主記憶アクセス制御部90に出力し、それに対する
主記憶装置100からのリプライデータを主記憶アクセス
制御部90から受け取り、それを上記ストアデータと比較
する。主記憶装置100からのリプライデータと上記スト
アデータが一致しない場合には、主記憶装置100に障害
のあることが検出される。
(2)主記憶装置−拡張記憶装置間転送時 (a)主記憶装置→拡張記憶装置間転送時 選択回路80の出力から主記憶装置100のリクエストア
ドレスを入力し、同時に主記憶装置100に対する読み出
しリクエストを生成する。上記アドレスを8Bずつ更新し
ながら、4 kB/8B=512回、読み出しリクエストを主記憶
アクセス制御部90に出力する。そして、主記憶アクセス
制御部90からのリプライデータを受け取り、その受け取
ったリプライデータを主記憶リプライデータ格納バッフ
ァ170に出力する。
(b)拡張記憶装置→主記憶装置転送時 拡張記憶装置190からのリプライデータを有する拡張
記憶リプライデータ格納バッファ180の出力を受け、同
時に主記憶装置100に対する書き込みリクエストを生成
する。主記憶アドレスを8Bずつ更新しながら4 kB/8B=5
12回、主記憶アクセス制御部90に前記リプライデータと
ともに書き込みリクエストを出力する。
拡張記憶アクセス・アドレス生成部160は、選択回路8
0の出力、拡張記憶アクセス判定回路140の出力、および
主記憶リプライデータ格納バッファ170の出力を入力す
る。この部分の動作としては、次に述べる主記憶装置→
拡張記憶装置転送と拡張記憶装置→主記憶転送装置とが
ある。
(a)主記憶装置→拡張記憶装置転送時 拡張記憶アドレスを、選択回路80の出力から受け、拡
張記憶装置190に転送するデータを、主記憶装置100から
のリプライデータを格納する主記憶リプライデータ格納
バッファ170から受ける。同時に、拡張記憶装置190に対
する書き込みリクエストを生成する。拡張記憶アドレス
を8Bずつ更新しながら4 kB/8B=512回、主記憶リプライ
データ格納バッファ170の出力とともに読み出しリクエ
ストを拡張記憶装置190に出力する。
(b)拡張記憶装置→主記憶装置転送時 選択回路80の出力から拡張記憶装置190のリクエスト
アドレスを受け、同時に拡張記憶装置190に対する読み
出しリクエストを生成する。上記アドレスを8Bずつ更新
しながら、4 kB/8B=512回、読み出しリクエストを拡張
記憶装置190に出力する。
以上述べたように、本実施例では拡張記憶装置190と
のデータ転送を8B単位で行っているが、例えば、128B単
位で行っても良い。128B単位で行った場合は、拡張記憶
装置190に対するアクセスは、4 kB/128B=32回となる。
また、主記憶リプライデータ格納バッファ170ならび
に拡張記憶リプライデータ格納バッファ180の容量は、
拡張記憶装置190との1回のアクセスに対する転送量な
どによって制御しやすいように決められる。
主記憶リプライデータ格納バッファ170は、主記憶装
置100からのリプライデータを格納する。このバッファ1
70に格納されるのは、主記憶装置→拡張記憶装置転送の
ため、メモリスキャン回路150が主記憶アクセス制御部9
0に主記憶読み出しリクエストを出力し、そのリクエス
トに対する主記憶装置100からのリプライが返ってきた
ときである。主記憶リプライデータ格納バッファ170の
出力は、拡張記憶アクセス・アドレス生成部160に入力
され、このデータが拡張記憶装置190に対する書き込み
データとなる。
拡張記憶リプライデータ格納バッファ180は、拡張記
憶装置190への読み出し要求に対する拡張記憶装置190か
らのリプライデータを格納する。拡張記憶リプライデー
タ格納バッファ180の出力は、メモリスキャン回路150に
入力され、このデータが主記憶装置100への書き込みデ
ータとなる。
拡張記憶装置190は、一般的には、主記憶装置100の記
憶容量に比較して、数倍以上の容量を有することが多
い。本実施例では、8B単位のアクセスとなっているが、
ブロック単位(例えば128B)で行うことも可能である。
拡張記憶装置190の動作としては、拡張記憶アクセス・
アドレス生成部160からの読み出し要求、書き込み要求
に対し、リプライデータを拡張記憶リプライデータ格納
バッファ180に返す(当然、書き込み要求時には、リプ
ライデータはない)。
主記憶装置100と拡張記憶装置150間の転送の動作を要
約すると、次のようになる。
(1)主記憶装置→拡張記憶装置転送時 要求元からの拡張記憶アクセスが拡張記憶アクセス判
定回路140で判定されると、そのリクエストのリクエス
トコード、アドレスが選択回路80からメモリスキャン回
路150に入力される。次に、メモリスキャン回路150は、
リクエストアドレスを更新しながら4 kB/8B=512回、読
み出し要求とともに主記憶アクセス制御部90に出力す
る。主記憶アクセス制御部90は、選択回路80からの出力
がないときに限り、メモリスキャン回路150からのリク
エストを受け付け、主記憶装置100に対する読み出しを
実行する。メモリスキャン回路150は、主記憶アクセス
制御部90からのリプライデータが返ると、そのリプライ
データを主記憶リプライデータ格納バッファ170に格納
する。次に、主記憶リプライデータ格納バッファ170の
出力は、拡張記憶アクセス・アドレス生成部160に入力
される。拡張記憶アクセス、アドレス生成部160は、拡
張記憶装置190に対する書き込み要求を生成し、拡張記
憶装置190への書き込みアドレスを4 kB/8B=512回更新
しながら主記憶リプライデータ格納バッファ170の出力
のリプライデータとともに拡張記憶装置190に出力す
る。これにより、主記憶装置100のデータを拡張記憶装
置190に転送する。
(2)拡張記憶装置→主記憶装置転送時 要求元からの拡張記憶アクセスが拡張記憶アクセス判
定回路140で判定されると、そのリクエストのリクエス
トコード、アドレスが選択回路80から拡張記憶アクセス
・アドレス生成部160に入力される。次に、拡張記憶ア
クセス・アドレス生成部160は、リクエストアドレスを
更新しながら4 kB/8B=512回読み出し要求とともに拡張
記憶装置190に出力する。拡散記憶装置190からのリプラ
イデータは、拡散記憶リプライデータ格納バッファ180
に出力される。次に、拡散記憶リプライデータ格納バッ
ファ180の出力は、メモリスキャン回路150に入力され
る。メモリスキャン回路150は、主記憶100に対する書き
込み要求を生成し、書き込みアドレスを4 kB/8B=512回
更新しながら拡散記憶リプライデータ格納バッファ180
出力のリプライデータとともに主記憶アクセス制御部90
に出力する。主記憶アクセス制御部90は、選択回路80の
出力がないときに限り、メモリスキャン回路150の出力
を受け付け、主記憶装置100に対して書き込み要求を発
生し、拡張記憶装置190のデータを主記憶装置100に転送
する。
[発明の効果] 以上説明したように本発明は、主記憶装置,拡張記憶
装置間の転送処理において、主記憶装置に対する処理部
分を既存のメモリスキャン回路と共用化することによ
り、制御が簡略化され、さらにHW量が削減できるという
効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例による拡張記憶制御方式が適
用されるメモリアクセス制御装置の構成を示すブロック
図である。 10……リクエスト受付ポート部、20……装置Aリクエス
ト受付バッファ、30……装置Bリクエスト受付バッフ
ァ、40……装置Cリクエスト受付バッファ、50……装置
Aバッファ読出しレジスタ、60……装置Bバッファ読出
しレジスタ、70……装置Cバッファ読出しレジスタ、75
……リクエスト処理部、80……選択回路、90……主記憶
アクセス制御部、100……主記憶装置、110……装置Aリ
プライレジスタ、120……装置Bリプライレジスタ、130
……装置Cリプライレジスタ、140……拡張記憶アクセ
ス判定回路、150……メモリスキャン回路、160……拡散
記憶アクセス・アドレス生成部、170……主記憶リプラ
イデータ格納バッファ、180……拡張記憶リプライデー
タ格納バッファ、190……拡張記憶装置。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】複数の要求元と、主記憶装置と、拡張記憶
    装置とに接続され、前記要求元からの前記主記憶装置へ
    のアクセス要求、前記主記憶装置から前記拡張記憶装置
    への第1のデータ転送要求、及び前記拡張記憶装置から
    前記主記憶装置への第2のデータ転送要求を含む要求に
    対する処理を行うと共に、診断要求に応答して前記主記
    憶装置を診断するメモリアクセス制御装置に於いて、 前記要求元からの複数の要求を受付け、1つの要求を選
    択し、選択された要求を出力する選択手段と、 前記選択された要求が、前記アクセス要求であるか、前
    記診断要求であるか、前記第1のデータ転送要求である
    か、或いは前記第2のデータ転送要求であるかの判定を
    行う判定回路と、 前記アクセス要求及び前記診断要求を受け、それぞれに
    ついて前記主記憶装置に対する第1の読出し要求及び第
    1の書込み要求を生成し、該生成された第1の読出し要
    求及び第1の書込み要求を第1の要求アドレスとともに
    前記主記憶装置に出力する主記憶アクセス制御部と、 該主記憶アクセス制御部と前記選択手段と前記判定回路
    とに接続されたメモリスキャン回路と、 前記拡張記憶装置と前記選択手段と前記判定回路とに接
    続された拡張記憶アクセス・アドレス生成部と、 前記メモリスキャン回路と前記拡張記憶アクセス・アド
    レス生成部とに接続された第1の格納バッファと、 前記拡張記憶装置と前記メモリスキャン回路とに接続さ
    れた第2の格納バッファとを有し、 前記メモリスキャン回路は、前記診断要求及び第2の要
    求アドレス、ストアデータを受け、前記主記憶アクセス
    制御部に対して前記第2の要求アドレスを複数回更新
    し、更新後のアドレスとともに上記ストアデータの第2
    の書込み要求を出力し、その後に、前記主記憶アクセス
    制御部に対して上記第2の書込み要求出力時と同一のア
    ドレスに対して第2の読出し要求を出力し、それに対す
    る前記主記憶装置からの第1のリプライデータを上記ス
    トアデータと比較し、その一致、不一致から前記主記憶
    装置の診断を行うメモリスキャン機能と、前記判定回路
    により前記選択された要求が前記第1のデータ転送要求
    と判定された場合に、該選択された要求から前記主記憶
    装置への第3の読出し要求、アドレスを生成し、該生成
    された第3の読出し要求、アドレスを前記主記憶アクセ
    ス制御部へ出力して、前記第3の読出し要求、アドレス
    に対する前記主記憶装置からの第2のリプライデータを
    前記第1の格納バッファに格納する機能とを有し、 前記拡張記憶アクセス・アドレス生成部は、前記第1の
    格納バッファに格納された前記第2のリプライデータと
    ともに前記拡張記憶装置に対し第3の書込み要求と第3
    の要求アドレスを出力する機能と、前記判定回路により
    前記選択された要求が前記第2のデータ転送要求と判定
    された場合に、該選択された要求から前記拡張記憶装置
    への第4の読出し要求、アドレスを生成し、該生成され
    た第4の読出し要求、アドレスを前記拡張記憶装置へ出
    力して、前記第4の読出し要求、アドレスに対する前記
    拡張記憶装置からの第3のリプライデータを前記第2の
    格納バッファに格納する機能とを有し、 前記メモリスキャン回路は、前記第2の格納バッファに
    格納された前記第3のリプライデータとともに前記主記
    憶アクセス制御部に対し、第4の書込み要求及び第4の
    要求アドレスを出力する機能を有し、 前記拡張記憶装置と前記主記憶装置間のデータ転送にお
    ける前記主記憶装置への読出し、書込み処理を前記メモ
    リスキャン回路と共用化して行うことを特徴とする拡張
    記憶制御方式。
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