JP2550964B2 - 記憶アクセス制御方式 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は記憶アクセス制御方式に関し、特に複数の要
素からなるデータの連続したアクセスの制御を行う記憶
アクセス制御方式に関するものである。

従来技術 従来、ベクトルデータのような複数の要素からなるデ
ータを連続的にアクセス制御する場合、以下の如き手順
により行われている。先ず、先頭要素の記憶単位のアド
レス情報、例えばバンクアドレスと要素数とから、先行
してアクセスされるデータの最終要素の記憶単位のアド
レス情報を求める。そして、引き続いてアクセスされる
接続データの先頭要素の記憶単位のアドレス情報と、保
持されている先行データの最終要素の記憶単位のアドレ
ス情報との差とを用いて、当該後続データのアクセスを
開始してから先行データの最終要素の記憶単位がアクセ
スされるまでのクロックサイクル数を求める。更に、こ
の求められたクロックサイクル数と記憶単位のサイクル
時間とを比較して、後続データのアクセスと先行データ
のアクセスにおいて同一の記憶単位に対して記憶単位の
サイクル時間内にアクセスされない様に、先行データの
アクセス終了後に後続データのアクセスを開始するまで
の待合せ時間を算出するようになっている。かかる従来
技術は、例えば特開昭60−126748号公報に開示されてい
る。

上述した従来の記憶アクセス方式では、データのアク
セスを先頭要素から開始することを前提としているの
で、最悪の場合、先行アクセスの最終要素の記憶単位が
一致したときには、後続データのアクセス開始が記憶単
位のサイクル時間分遅れることになり、よって連続アク
セスの高速化が図れないという欠点がある。

発明の目的 そこで本発明はこのような従来技術の欠点を解決すべ
くなされたものであって、その目的とするところは、連
続アクセスの高速化を図り得る記憶アクセス制御方式を
提供することにある。

発明の構成 本発明によれば、互いに独立してアクセス自在とされ
た複数の記憶単位から構成されこれ等記憶単位毎に順次
番地付けがなされた記憶装置上に連続に配置記憶された
複数の要素からなる第１のデータのアクセスとこのアク
セスに続く第２のデータのアクセスとを制御する記憶ア
クセス制御方式であって、前記第１のデータのアクセス
要求終了時点での使用状態にある記憶単位の先頭記憶単
位アドレス情報及び前記第１のデータの最終記憶単位ア
ドレス情報と、更には前記第２のデータの先頭要素のア
ドレス情報，同じく前記第２のデータの要素配列方向情
報及び同じく前記第２のデータの要素数情報と，更には
また前記記憶単位のサイクル時間情報とを用いて、前記
第２のデータのアクセスを先頭要素から最終要素へ向け
て順次開始した場合に前記第２のデータのアクセス開始
が可能となるまでの第１の待ち時間を算出する算出手段
と、前記各情報を用いて、前記第２のデータのアクセス
方向を逆として最終要素から順次アクセスを開始した場
合に前記第２のデータのアクセス開始が可能となるまで
の第２の待ち時間を算出する算出手段とを設け、前記第
１及び第２の待ち時間のうち最小となる方に対応するア
クセス方向により前記第２のデータのアクセスをなすよ
うにしたことを特徴とする記憶アクセス制御方式が得ら
れる。

実施例 以下、図面を用いて本発明の実施例を説明する。

第１図は本発明の実施例のブロック図である。本発明
の実施例はレジスタ１〜7,待時間算出回路8,9及び比較
回路10により構成されている。

いま、連続してアクセスされるべき２つのデータのう
ち先行データを第１のデータとし、後続データを第２の
データとし、これら両データは複数の要素から互いに構
成されており１部要素が互いに共通しているものとす
る。従って、これ等両データが記憶装置上の記憶単位に
夫々格納配置されるときには、両データの記憶単位アド
レスが一部重なり合うことになる。例えば、第１のデー
タの記憶単位の先頭及び最終アドレスは夫々「100」及
び「116」とし、第２のデータの記憶単位の先頭及び最
終アドレスは夫々「113」及び「126」とする。

この場合、レジスタ1,2及び３には、夫々順に第２の
データの先頭要素の記憶単位アドレス「113」，その要
素数「14」（＝126−113＋１）及びその配列方向情報
「０」（正方向とし、逆方向は「１」となる）が格納さ
れる。レジスタ６及び７には、夫々第１のデータのアク
セス要求送出終了時点における使用状態にある記憶単位
の先頭記憶アドレス（いま、このアドレスを「102」と
する）及び最終記憶単位アドレス「116」が格納され
る。

レジスタ４は記憶単位のサイクル時間を格納してお
り、いまこの値を「16」とする。レジスタ５は記憶装置
の全記憶単位数を格納しており、いまこの値を「256」
とする。

待時間算出回路８は、第２のデータのアクセスをその
先頭要素から順次最終要素へ向けて行う場合に（順方向
アクセス）、第１のデータのアクセス要求送出終了時点
から第２のデータのアクセス開始までの待時間を算出す
るものである。この待時間の算出は上記各レジスタ１〜
７の格納情報を用いて行われる。

また、待時間算出回路９は、第２のデータのアクセス
をその最終要素から順次先頭要素へ向けて行う場合に
（逆方向アクセス）、第１のデータのアクセス要求送出
終了時点から第２のデータのアクセス開始までの待時間
を算出するものである。この待時間の算出も上記各レジ
スタ１〜７の格納情報を用いて行われるものである。

これ等両待時間算出回路８及び９による算出結果は比
較回路10において大小比較される。この比較回路10で
は、第２のデータを正方向アクセスした方が待時間が短
い場合には「０」を出力し、逆方向アクセスした方が待
時間が短い場合には「１」を出力する。

第２図は待時間算出回路８による待時間算出過程を説
明する図であり、第２のデータを先頭要素から順次アク
セスするいわゆる正方向アクセス時の待時間Tw0を算出
する場合のものである。図において、横軸は時間であ
り、縦軸は記憶単位アドレスを示している。そして、図
中の各数値は前述した各数値であり、各レジスタ１〜７
に夫々格納された情報に対応している。

平行四辺形Ａで示す図形が第１のデータのアクセス時
間と記憶単位アドレスとの関係を示すものである。一点
鎖線の平行四辺形Ｃで示す図形が、第２のデータに対す
るアクセス要求に即座に応答して第２のデータのアクセ
ス処理がされた場合の時間と記憶単位アドレスとの関係
を示している。しかしながら、このとき第１のデータの
記憶単位アドレス102以降（斜線で示す部分）は、使用
状態にあるので、第２のデータのアクセスは待たざるを
得ず、待時間Tw0後に始めて第２のデータのアクセスが
実行されることになり、これが平行四辺形Ｂにて示され
ている。

このときの待時間Tw0は、第１のデータの使用状態に
ある先頭記憶単位アドレス102と第２のデータの先頭記
憶単位アドレス113との間の差アドレスに比例する時間
であるから、図からも明白な如く当該待時間Tw0は「1
2」に比例することになる。

これを数式で表現すれば、 Tw0＝「第２のデータの先頭記憶単位アドレス」 −（「第１のデータアクセスで使用中の先 頭記憶単位アドレス」−１）＝113 −（102−１）＝12 となる。この演算が待時間算出回路８にて行われるので
ある。

待時間算出回路９における逆方向アクセス時の待時間
算出過程を示す図が第３図に示されており、第２図と同
等部分は同一符号により示している。この場合も図から
明白な如く、待ち時間Tw1は「４」に比例することにな
る。

これを数式で表現すれば、 Tw1＝「第１のデータのアクセスで使用状態にある記憶
単位数」 −（「第２のデータの最終記憶単位アドレス」 −「第１のデータの使用状態にある最終記憶単位アドレ
ス」 ＋１）＝15−（126−116＋１） ＝４ なる。この演算が待時間算出回路９にて行われるのであ
る。

比較回路10において、両待時間算出回路８及び９によ
り得られた両待時間Tw0,Tw1が比較され、上記例ではTw0
＞Tw1であることから、第２のデータは待時間の小なる
逆方向からアクセス処理されることになる。

発明の効果 叙上の如く、本発明によれば、第１のデータのアクセ
ス要求送出直後に第２のデータのアクセスを先頭要素か
ら正方向に開始した場合の待時間と、最終要素から逆方
向に開始した場合の待時間とを夫々求め、待時間がより
小なる方向のアクセス処理を選択してなすようにしたの
で、記憶単位アクセスを高速化できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は正方向
アクセス動作時の待時間算出過程を説明する図、第３図
は逆方向アクセス動作時の待時間算出過程を説明する図
である。 主要部分の符号の説明 １〜７……レジスタ 8,9……待時間算出回路 10……比較回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】互いに独立してアクセス自在とされた複数
   の記憶単位から構成されこれ等記憶単位毎に順次番地付
   けがなされた記憶装置上に連続に配置記憶された複数の
   要素からなる第１のデータのアクセスとこのアクセスに
   続く第２のデータのアクセスとを制御する記憶アクセス
   制御方式であって、前記第１のデータのアクセス要求終
   了時点での使用状態にある記憶単位の先頭記憶単位アド
   レス情報及び前記第１のデータの最終記憶単位アドレス
   情報と、更には前記第２のデータの先頭要素のアドレス
   情報，同じく前記第２のデータの要素配列方向情報及び
   同じく前記第２のデータの要素数情報と，更にはまた前
   記記憶単位のサイクル時間情報と用いて、前記第２のデ
   ータのアクセスを先頭要素から最終要素へ向けて順次開
   始した場合に前記第２のデータのアクセス開始が可能と
   なるまでの第１の待ち時間を算出する算出手段と、前記
   各情報を用いて、前記第２のデータのアクセス方向を逆
   として最終要素から順次アクセスを開始した場合に前記
   第２のデータのアクセス開始が可能となるまでの第２の
   待ち時間を算出する算出手段とを設け、前記第１及び第
   ２の待ち時間のうち最小となる方に対応するアクセス方
   向により前記第２のデータのアクセスをなすようにした
   ことを特徴とする記憶アクセス制御方式。