JPH0120781B2 - - Google Patents
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- Publication number
- JPH0120781B2 JPH0120781B2 JP4350084A JP4350084A JPH0120781B2 JP H0120781 B2 JPH0120781 B2 JP H0120781B2 JP 4350084 A JP4350084 A JP 4350084A JP 4350084 A JP4350084 A JP 4350084A JP H0120781 B2 JPH0120781 B2 JP H0120781B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- byte
- signal
- bus
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 50
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、メモリ・アクセス制御装置に関し、
さらに詳しくはワード単位でもバイト単位でも随
時選択的にメモリをアクセスするメモリ・アクセ
ス制御装置に関する。
さらに詳しくはワード単位でもバイト単位でも随
時選択的にメモリをアクセスするメモリ・アクセ
ス制御装置に関する。
（従来技術）
１バイト分のバス幅を持つ入出力制御ポートと
２バイト分のバス幅を持つ入出力制御ポートを同
一構成にして１バイトデータ転送でも２バイトデ
ータ転送でもどちらでも可能にした従来技術とし
ては、例えば特公昭58−46727号公報に示される
技術がある。そしてその内容は、メモリとメイン
バスの間にバス切り換え装置を配置し、その装置
が２バイト転送なのか、１バイト転送の上位バイ
ト側転送なのか、１バイト転送の下位バイト側転
送なのかによつてメモリとメインバスとの接続の
仕方を制御し、そのことによつて２バイト転送
（ワード単位のメモリアクセス）でも１バイト転
送（バイト単位のメモリアクセス）でもどちらで
も可能にしているといつものである。
２バイト分のバス幅を持つ入出力制御ポートを同
一構成にして１バイトデータ転送でも２バイトデ
ータ転送でもどちらでも可能にした従来技術とし
ては、例えば特公昭58−46727号公報に示される
技術がある。そしてその内容は、メモリとメイン
バスの間にバス切り換え装置を配置し、その装置
が２バイト転送なのか、１バイト転送の上位バイ
ト側転送なのか、１バイト転送の下位バイト側転
送なのかによつてメモリとメインバスとの接続の
仕方を制御し、そのことによつて２バイト転送
（ワード単位のメモリアクセス）でも１バイト転
送（バイト単位のメモリアクセス）でもどちらで
も可能にしているといつものである。
しかし、この場合、メモリモジユールを増設し
ようとすると、その分だけバス切り換え装置を増
設せねばならず、システム全体が大規模なものに
なつてしまうという欠点があつた。
ようとすると、その分だけバス切り換え装置を増
設せねばならず、システム全体が大規模なものに
なつてしまうという欠点があつた。
（目的）
本発明の目的は、上記の欠点を除去し、メモリ
モジユールを増設した場合でもシステムが大型化
しない２バイト転送、１バイトデータ転送のどち
らをも実行するメモリアクセス制御装置を提供す
ることにある。
モジユールを増設した場合でもシステムが大型化
しない２バイト転送、１バイトデータ転送のどち
らをも実行するメモリアクセス制御装置を提供す
ることにある。
（実施例）
本発明は、中央処理装置などより成る制御回路
部とメインバスの間に前記制御回路部がメモリを
ワード単位でもバイト単位でも随時選択的にアク
セスするバス切り換え装置を配設し構成される。
部とメインバスの間に前記制御回路部がメモリを
ワード単位でもバイト単位でも随時選択的にアク
セスするバス切り換え装置を配設し構成される。
本発明は、たとえば、中央処理装置とダイレク
トメモリアクセス制御装置と入出力制御ポートと
ワード指定、バイト指定可能なメモリとがメイン
バスにつながるデータ処理装置において、前記中
央処理装置と前記ダイレクトメモリアクセス制御
信号により選択的に機能し、該バス制御信号のう
ちの前記ワード指定、バイト指定どちらも可能な
メモリのうちの上位バイトより成る第１のメモリ
部分を指示する信号と下位バイトより成る第２の
メモリ部分を指示する信号のうち少なくとも一方
を参照し、さらに前記制御回路部と前記メインバ
スの間に配設されて前記中央処理装置及び前記ダ
イレクトメモリアクセス制御装置の各々が前記メ
モリをワード単位でもバイト単位でも随時選択的
にアクセスするバス切り換え装置から構成され
る。
トメモリアクセス制御装置と入出力制御ポートと
ワード指定、バイト指定可能なメモリとがメイン
バスにつながるデータ処理装置において、前記中
央処理装置と前記ダイレクトメモリアクセス制御
信号により選択的に機能し、該バス制御信号のう
ちの前記ワード指定、バイト指定どちらも可能な
メモリのうちの上位バイトより成る第１のメモリ
部分を指示する信号と下位バイトより成る第２の
メモリ部分を指示する信号のうち少なくとも一方
を参照し、さらに前記制御回路部と前記メインバ
スの間に配設されて前記中央処理装置及び前記ダ
イレクトメモリアクセス制御装置の各々が前記メ
モリをワード単位でもバイト単位でも随時選択的
にアクセスするバス切り換え装置から構成され
る。
第１図は、本発明の一実施例の概略を示すブロ
ツク図である。
ツク図である。
１は16ビツトのメイン中央処理装置（以下、
CPUと略す。）であり、ダイレクトメモリアクセ
ス（以下、DMAと略す。）制御回路２は、メイ
ンバス２１，２２につながるメモリ５、メモリ６
（増設されたメモリ）、８ビツト入出力ポート７、
16ビツト入出力ポート８相互間のDMA転送を制
御する回路である。又、バス切り換え装置４は、
内部バス２３，２４とメインバス２１，２２の接
続をする制御装置である。又、５１，６１は、ワ
ード（２バイト）単位で構成されるメモリ５，６
のうちの上位側バイトより成るメモリであり、５
２，６２は下位側バイトより成るメモリである。
CPUと略す。）であり、ダイレクトメモリアクセ
ス（以下、DMAと略す。）制御回路２は、メイ
ンバス２１，２２につながるメモリ５、メモリ６
（増設されたメモリ）、８ビツト入出力ポート７、
16ビツト入出力ポート８相互間のDMA転送を制
御する回路である。又、バス切り換え装置４は、
内部バス２３，２４とメインバス２１，２２の接
続をする制御装置である。又、５１，６１は、ワ
ード（２バイト）単位で構成されるメモリ５，６
のうちの上位側バイトより成るメモリであり、５
２，６２は下位側バイトより成るメモリである。
次に本発明の動作を第１図を用いて説明する。
今、８ビツト入出力ポート７から２バイト（１ワ
ード）がメモリ５に転送される場合について説明
する。まず、以下の説明で使用されることになる
各信号について説明する。
今、８ビツト入出力ポート７から２バイト（１ワ
ード）がメモリ５に転送される場合について説明
する。まず、以下の説明で使用されることになる
各信号について説明する。
（DMA転送要求信号）
入出力ポート７、又は８において送出するデ
ータの準備ができた時に、ポートからDMA制
御回路２に送出される信号である。
ータの準備ができた時に、ポートからDMA制
御回路２に送出される信号である。
（DMA転送許可信号）
に対する許可信号であり、DMA制御
回路２よりポートに送出される。そしてこれが
ポートに受け取られるとポートはデータの送出
にかかる。
回路２よりポートに送出される。そしてこれが
ポートに受け取られるとポートはデータの送出
にかかる。
（データ転送許可信号）
DMAの転送サイクルにおいて、メモリから
DMA制御回路２に送出される信号でありメモ
リーのスピードに応じて同期をとるための信号
である。
DMA制御回路２に送出される信号でありメモ
リーのスピードに応じて同期をとるための信号
である。
（アドレスストローブ信号）
アドレスバス線A1〜A23（図示せず）によつ
て示されているアドレスが確定したものである
ことを示す。
て示されているアドレスが確定したものである
ことを示す。
（ローバイトデータストローブ信号）
下位側バイトのメモリ５２，６２がアクセス
されていることを示す。
されていることを示す。
（アツパーデータストローブ信号）
上位側バイトのメモリ５１，６１がアクセス
されていることを示す。
されていることを示す。
（上位バイト指示信号）
DMA制御回路２より出力される信号であ
り、ポートから、あるいはポートへのDMA転
送において、メモリの上位バイト側に相当する
データの転送を意味する信号である。
り、ポートから、あるいはポートへのDMA転
送において、メモリの上位バイト側に相当する
データの転送を意味する信号である。
Ｒ／（ラードライト信号）
メインバスが、リード状態とライト状態のど
ちらの状態で使用されているのかを示す。
ちらの状態で使用されているのかを示す。
以上の信号は、簡略化のため第１図では省略し
た。
た。
さて、データの準備ができると８ビツト入出力
ポート７からDMA転送、要求信号が
DMA制御回路２に入力される。するとDMA制
制回路２は、メインCPU１にメインバス獲得要
求信号（図示せず）を出力し、メインバス２１，
２２を獲得する。その後DMA制御回路２より、
アドレスバス線A1〜A23、アツパーデータストロ
ーブ信号、アドレスストローブ信号、リ
ードライト信号Ｒ／（この場合、ライト状態）、
上位バイト指示信号が出力され、さら
にDMA転送許可信号が８ビツト入出力ポ
ート７に返されDMA転送サイクルが始まる。
ポート７からDMA転送、要求信号が
DMA制御回路２に入力される。するとDMA制
制回路２は、メインCPU１にメインバス獲得要
求信号（図示せず）を出力し、メインバス２１，
２２を獲得する。その後DMA制御回路２より、
アドレスバス線A1〜A23、アツパーデータストロ
ーブ信号、アドレスストローブ信号、リ
ードライト信号Ｒ／（この場合、ライト状態）、
上位バイト指示信号が出力され、さら
にDMA転送許可信号が８ビツト入出力ポ
ート７に返されDMA転送サイクルが始まる。
この時、アツパーデータストローブ信号
がアクテイブになつているためメモリ５１がアク
セスされ、さらに上位バイト指示信号
もアクテイブになつているためバス切り換え装置
４が作動し内部バス２３，２４とメインバス２１
を接続する。
がアクテイブになつているためメモリ５１がアク
セスされ、さらに上位バイト指示信号
もアクテイブになつているためバス切り換え装置
４が作動し内部バス２３，２４とメインバス２１
を接続する。
又、リードライト信号Ｒ／によつてメモリへ
の書き込みであることが指示されるから、８ビツ
ト入出力ポート７よりのデータは、第１図の点線
３０で示される経路をたどつて上位バイト側メモ
リリ５１に格納される。この時、メモリのスピー
ドに応じて同期をとるために、データ転送許可信
号がメモリより、DMA制御回路２に送
出される。
の書き込みであることが指示されるから、８ビツ
ト入出力ポート７よりのデータは、第１図の点線
３０で示される経路をたどつて上位バイト側メモ
リリ５１に格納される。この時、メモリのスピー
ドに応じて同期をとるために、データ転送許可信
号がメモリより、DMA制御回路２に送
出される。
次の２バイトめのデータ転送も同様なシーケン
スとなるが、この場合、先に述べた１バイトめの
データと違つて下位側バイトのメモリ５２へ転送
するため、アツパーデータストローブ信号
はアクテイブにならず、そのかわりローバイトデ
ータストローブ信号がアクテイブになり、
又、上位バイト指示信号もアクテイブ
にならない。したがつてバス切り換え装置４は動
作しない。この場合、８ビツト入出力ポート７か
らのデータは、第１図の点線３１で示される経路
を経て下位バイト側メモリ５２に格納される。こ
の時にはバス切り換え装置４は作動する必要はな
いのである。
スとなるが、この場合、先に述べた１バイトめの
データと違つて下位側バイトのメモリ５２へ転送
するため、アツパーデータストローブ信号
はアクテイブにならず、そのかわりローバイトデ
ータストローブ信号がアクテイブになり、
又、上位バイト指示信号もアクテイブ
にならない。したがつてバス切り換え装置４は動
作しない。この場合、８ビツト入出力ポート７か
らのデータは、第１図の点線３１で示される経路
を経て下位バイト側メモリ５２に格納される。こ
の時にはバス切り換え装置４は作動する必要はな
いのである。
以上、８ビツト入出力ポート７からメモリ５へ
のデータの転送を説明したが、この逆のメモリ５
から８ビツト入出力ポート７へのデータの転送も
リードライト信号Ｒ／が変わるだけで、基本的
には全く同じシーケンスとなる。さらに16ビツト
入出力ポート８とメモリ５との間のデータ転送に
ついては、第１図より明らかなようにメインバス
２１，２２を同時に使いワード単位で行なう。こ
の点については自明のことである。
のデータの転送を説明したが、この逆のメモリ５
から８ビツト入出力ポート７へのデータの転送も
リードライト信号Ｒ／が変わるだけで、基本的
には全く同じシーケンスとなる。さらに16ビツト
入出力ポート８とメモリ５との間のデータ転送に
ついては、第１図より明らかなようにメインバス
２１，２２を同時に使いワード単位で行なう。こ
の点については自明のことである。
又、以上の説明はメモリ５への読み出し書き込
みについてであつたが、増設されたメモリ６につ
いても全く同様なシーケンスがあてはまるのは当
然のことである。又、今DMA転送を例にして本
発明を説明したが、16ビツトメインCPU１と８
ビツトスレーブCPU３よりなるデユアルプロセ
ツサシステムにおいてもバス切り換え装置４の働
きによつて、各々のCPUが共通メモリ５あるい
は６をアクセスするのは言うまでもない。
みについてであつたが、増設されたメモリ６につ
いても全く同様なシーケンスがあてはまるのは当
然のことである。又、今DMA転送を例にして本
発明を説明したが、16ビツトメインCPU１と８
ビツトスレーブCPU３よりなるデユアルプロセ
ツサシステムにおいてもバス切り換え装置４の働
きによつて、各々のCPUが共通メモリ５あるい
は６をアクセスするのは言うまでもない。
（効果）
以上説明したように本発明は、中央処理装置と
ダイレクトメモリアクセス制御装置とから成る制
御回路部とメインバスの間にバス切り換え装置を
配設した構成を有するので、メモリを増設した場
合でも何ら他のハードウエアを付加することなし
にワード単位のメモリアクセスとバイト単位のメ
モリアクセスを随時選択的に実現でき、システム
のコンパクト化を計ることができるという効果を
有するものである。
ダイレクトメモリアクセス制御装置とから成る制
御回路部とメインバスの間にバス切り換え装置を
配設した構成を有するので、メモリを増設した場
合でも何ら他のハードウエアを付加することなし
にワード単位のメモリアクセスとバイト単位のメ
モリアクセスを随時選択的に実現でき、システム
のコンパクト化を計ることができるという効果を
有するものである。
第１図は、本発明の一実施例を示す概略ブロツ
ク図である。 １……16ビツトメインCPU、２……DMA制御
回路、３……８ビツトスレーブCPU、４……バ
ス切り換え装置、５，６……メモリ、７……８ビ
ツト入出力ポート、８……16ビツト入出力ポー
ト。
ク図である。 １……16ビツトメインCPU、２……DMA制御
回路、３……８ビツトスレーブCPU、４……バ
ス切り換え装置、５，６……メモリ、７……８ビ
ツト入出力ポート、８……16ビツト入出力ポー
ト。
Claims (1)
- １ 中央処理装置とダイレクトメモリアクセス制
御装置より成る制御回路部とメインバスの間に配
設され、前記制御回路部がメモリをワード単位
と、バイト単位の一方を随時選択してアクセスす
るためのバス切り換え装置を備えることを特徴と
するメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350084A JPS60189052A (ja) | 1984-03-07 | 1984-03-07 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350084A JPS60189052A (ja) | 1984-03-07 | 1984-03-07 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189052A JPS60189052A (ja) | 1985-09-26 |
| JPH0120781B2 true JPH0120781B2 (ja) | 1989-04-18 |
Family
ID=12665432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4350084A Granted JPS60189052A (ja) | 1984-03-07 | 1984-03-07 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189052A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4788693A (en) * | 1985-09-30 | 1988-11-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | Data communication replicator |
| JPS62276655A (ja) * | 1986-05-26 | 1987-12-01 | Pfu Ltd | Ｄｍａ転送方式 |
-
1984
- 1984-03-07 JP JP4350084A patent/JPS60189052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189052A (ja) | 1985-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |