JPH03105397A - Memory control device - Google Patents

Abstract

PURPOSE:To contract the size of a circuit and to reduce an operation speed by cascade-connecting plural memory groups circulated by a synchronized address counter, simultaneously fetching the outputs of the plural memory groups and outputting these outputs as delay outputs. CONSTITUTION:An input analog voice signal is inputted to the memory group 3a through an LPF 11 and an A/D converter 2. The unit memory cells of the memory groups 3a to 3n are respectively selected by the common address counter 4. In the unit memory cell selected by the counter 4, the reading/writing operation of data are periodically repeated and the read data are written in the succeeding memory group and time-sequentially inputted to the memory groups 3a to 3n. Thereby plural outputs of the memory groups can be simultaneously fetched, so that plural data with respectively different delay time can be obtained. The delayed digital signals are outputted from output terminals 8a to 8n respectively through D/A convertes 5a to 5n and LPFs 1a to 1n. Consequently, the circuit size can be contracted and the operation speed can be reduced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ制御装置に関し特に音声信号をデイジ
タルで複数の遅延時間に遅延させるディジタルオーディ
オに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory control device, and particularly to digital audio in which an audio signal is digitally delayed by a plurality of delay times.

〔従来の技術Ｊ 第３図は従来のメモリ制御装置の一ｌ！施例を示す構或
図である。同図にわいて、１１，ｌａｘｌｃぱアナログ
音声信号の高周波或分を取り除く低域フィルタ（以下Ｌ
Ｐｒと称す）、２ぱアナログ信号をデイジタル信号に変
換するアナログーディジタル変換器ｃ以下Ａ／Ｄコンバ
ータと称す）、１３はディジタル信号を読み出し書き込
む単位メモリセノレを複数備えたメモリ群、ｌ４はメモ
リ群の複数の単位メモリセルの中から規則的に１つの単
位メモリセルを選択する動作を繰り返し行う読み出し書
き込みする単位メモリセルの数を決めるアドレスヵウン
タ、５８〜５ｃぱデイジタル音声信号をアナログ信号に
変換するディジタルーアナログ変換器（以下Ｄ／Ａコン
バータと称す）、６はメモリ群の単位メモリセルの読み
出しと書き込みを制御する部分（以下Ｒ／Ｗコントロー
ル部と称す）、７ぱメモリ群の複数の単位メモリセルの
中から選択する単位メモリセルを決定するアドレス番地
制御部、８ａ〜８ｃぱアナログ音声信号を出力する出力
端子である。[Prior Art J Figure 3 shows an example of a conventional memory control device! FIG. 2 is a configuration diagram showing an example. In the same figure, 11, laxlc is a low-pass filter (hereinafter L
(hereinafter referred to as A/D converter); 13 is a memory group comprising a plurality of unit memory sensors for reading and writing digital signals; 14 is a memory group; An address counter that determines the number of unit memory cells to be read and written, which repeatedly selects one unit memory cell from among a plurality of unit memory cells, and a digital unit that converts digital audio signals into analog signals. 6 an analog converter (hereinafter referred to as a D/A converter); 6 a part that controls reading and writing of unit memory cells in a memory group (hereinafter referred to as an R/W control unit); 7 a plurality of unit memories in a memory group; The address controller 8a to 8c are output terminals for outputting analog audio signals.

次に動作について説明する，入力された音声信号はＬＰ
Ｉｉ’ｌｌで不必要な高周波或分が取り除かれＡ／Ｄコ
ンパータ２でデイジタル信号に変換後メモリ群１３に入
力される。メモリ群１３の構或と動作をｔａ４図に示す
。メモリ群１３は複数の単位メモリセルから構或されア
ドレスカウンタ１４によって単位メモリセ〜が１つずつ
選択され、それが周期的に繰り返される。アドレスカウ
ンタ１４が選択した１つの単位メモリセルでは、蓄えら
れていたデータを読み出して出力し入力されたデータを
書き込む動作が行われている。すなわち読み出されるデ
ータＶｉ１局期前のデータとなる。アドレスカウンタ１
４によって選択される単位メモリセルを選択している時
間をｔとするとアドレヌカウンタの１周期の時間ＴはＴ
　＝　ｔＸｎで表される。今読み出されているデータは
Ｔ時間前に入力されたものでありこのデータをＤ／Ａコ
ンパータ５ａ〜５ｃでアナログに変換し、Ｌ　Ｐ　Ｆ　
ｌａ〜１ｃで不必要な高周波或分を取り除いて音声信号
として取り出せば、入力信号に対して時間Ｔだけ遅れて
いる。したがって周期でか音声遅延時間（以下単に遅延
時間と称す）となる。Next, the operation will be explained.The input audio signal is LP
A portion of unnecessary high frequency is removed by Ii'll, converted into a digital signal by an A/D converter 2, and then input to a memory group 13. The structure and operation of the memory group 13 are shown in Figure ta4. The memory group 13 is composed of a plurality of unit memory cells, and the unit memory cells are selected one by one by the address counter 14, and this process is repeated periodically. In one unit memory cell selected by the address counter 14, an operation is performed in which stored data is read and output, and input data is written. That is, the data to be read is data Vi1 station period earlier. address counter 1
If the time during which the unit memory cell selected by 4 is selected is t, the time T for one cycle of the address counter is T.
= expressed as tXn. The data being read out now was input T hours ago, and this data is converted into analog data by the D/A converters 5a to 5c, and L P F
If a certain amount of unnecessary high frequency is removed from la to 1c and extracted as an audio signal, it will be delayed by time T with respect to the input signal. Therefore, the period becomes the audio delay time (hereinafter simply referred to as delay time).

次に、リパープ機能について述べる。リバーブとは源音
声信号に遅延時間の異なる複数の遅延音声信号を重ねる
ことで残響効果を得るものである。Next, we will discuss the repurp function. Reverb is a method of obtaining a reverberation effect by superimposing a plurality of delayed audio signals with different delay times on a source audio signal.

複数の遅延時間を得るために時間ｔ内にアドレスカウン
タ１４が選択している単位メモリセルの他に単位メモリ
セルを複数読み出す。周期Ｔと時間ｔのメモリ群１３の
動作を第５図に示す。時刻τにかいて、アドレスカウン
タ１４が選択する単位メモリセルをＭ１としＭ１を選択
している時間ｔにアドレス番地制御部７によって２つの
単位メモリセル阻とＭｊを読み出すとする。このときメ
モリ群では単位メモリセＡ／　［＋，　Ｍｌ，　ｌＪｊ
のデータを読み出した後、単位メモリセルＭｌに入力さ
れたデータを書き込むという動作かいコントロール部６
によって制御され行われる。時刻（τ＋ｔ）ではアドレ
スヵウンタ１４ぱ単位メモリセルＭ２を選択し時間ｔで
Ｍ２，　％ｉｌ＋ｘ，Ｊ＋１のデータを読み出しＭｚに
入力されたデータが書き込筐れ、時ＸＩＪ（ｔ＋Ｔ）で
遺択される単位メモリセルは１周し引が選択され、同じ
動作が繰り返される。この場合、選択されている単位メ
モリセルから読み出されているデータはＴ時間前に入力
されたデータ、他の２つの単位メモリセルから読み出さ
れているデータはそれぞれ、Ｔ−（１−１）ｔ　　Ｔ−
（ｊ−１）　ｔ時間前に入力されたデータとなり、これ
らの読み出したデータをそれぞれＤ／Ａコンバータ５ａ
〜５ｃでアナログ信号に変換しＬ　Ｐ　ｒ　１ａ＝１ｃ
で不必要な高周波或分を取り除いて音声信号として出力
端子８８〜８ｃから取り出せば入力信号に対して時間Ｔ
％で−（ｔ−１）ｔ％’Ｉ’−（ｊ−１）ｔだけ遅れた
信号を得ることができる。In order to obtain a plurality of delay times, a plurality of unit memory cells in addition to the unit memory cell selected by the address counter 14 are read within time t. The operation of the memory group 13 with period T and time t is shown in FIG. Assume that at time τ, the unit memory cell selected by the address counter 14 is M1, and at time t when M1 is selected, the address controller 7 reads two unit memory cells Mj and Mj. At this time, in the memory group, the unit memory cell A/ [+, Ml, lJj
After reading the data, the control unit 6 writes the input data to the unit memory cell Ml.
controlled and carried out by. At time (τ+t), the address counter 14 selects unit memory cell M2, and at time t the data of M2, %il+x, J+1 is read out, and the data input to Mz is written into the box, and is selected at time XIJ(t+T). One round of the unit memory cell is selected and the same operation is repeated. In this case, the data being read from the selected unit memory cell is the data input T time ago, and the data being read from the other two unit memory cells are T-(1-1 )t T-
(j-1) This is the data input t time ago, and these read data are respectively input to the D/A converter 5a.
Convert to analog signal at ~5c and L P r 1a=1c
If a certain amount of unnecessary high frequency is removed and output as an audio signal from the output terminals 88 to 8c, the time T with respect to the input signal is
%, a signal delayed by -(t-1)t%'I'-(j-1)t can be obtained.

つまり、異なる３種類の遅延時間が同時に得られる。以
上ＦｉＶ＋が選択されている時について述べたが、同じ
遅延時間を得るには単位メモリセルを選択している時間
ｔ内にアドレス番地指定により上記遅延時間に対応する
アドレス番地のデータを読み出す必要がある。In other words, three different types of delay times can be obtained simultaneously. As mentioned above, when FiV+ is selected, in order to obtain the same delay time, it is necessary to read the data at the address corresponding to the delay time by specifying the address within the time t during which the unit memory cell is selected. be.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従来のメモリ制御装置は以上のように構成されているの
で、アドレスカウンタによって１つの単位メモリセルが
選択されている時間ｔ内に他の複数の単位メモリセルを
読み出さなければならずアドレス番地制御部や単位メモ
リセルの読み出しと書き込みを制御する部分が必要とな
り、回路規模が大きくなる。また、読み出し書き込みの
基本動作の回ａが多く速い動作速度のＩ要求されるとい
う問題点があった。Since the conventional memory control device is configured as described above, it is necessary to read out a plurality of other unit memory cells within the time t during which one unit memory cell is selected by the address counter, and the address control section In addition, a section for controlling reading and writing of the unit memory cell is required, which increases the circuit scale. In addition, there is a problem in that the basic operation of reading and writing requires many times a and a fast operation speed I is required.

本発明は上記のような問題点を解決するためになされた
もので、回路規模の１二％小と動作速度の低減とを実現
できるメモリ制御装置を得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and aims to provide a memory control device that can reduce the circuit scale by 12% and reduce the operating speed.

〔課題を解決するための手段〕[Means to solve the problem]

本発明に係るメモリ制御装置は、複数の単位メモｊｊセ
ルの中から規　的に１つの単位メモリセルを選択する動
作を周期的に行うアドレスカクンタを有し、前記アドレ
スカウンタが１つの単位メモリセルを選択している期間
では選択されている前記単位メモリセルの内容を出力端
子に読み出した後、入力端子からのデータを前記単位メ
モリセルに書き込む動作を行うメモリ群を複数備え、上
記複数メモリ群のアドレスカクンタは同期されており、
上記複数メモリ群はそれぞれのメモリ群の出力端子と次
段に接続されるメモリ群の入力端子とが接続され、上記
複数メモリ群の少なくとも２つの出力端子からデータを
同時に取ｂ出すようにしたものである。The memory control device according to the present invention includes an address counter that periodically performs an operation of regularly selecting one unit memory cell from among a plurality of unit memory cells, and wherein the address counter selects one unit memory cell from among a plurality of unit memory cells. The plurality of memories includes a plurality of memory groups that read out the contents of the selected unit memory cell to an output terminal during a cell selection period, and then write data from an input terminal to the unit memory cell. The group's address kakunta is synchronized,
In the plurality of memory groups, the output terminal of each memory group is connected to the input terminal of the memory group connected to the next stage, and data is simultaneously retrieved from at least two output terminals of the plurality of memory groups. It is.

〔作用】[Effect]

本発明におけるメモリ制御装置にかいては、同期された
アドＶスカウンタによって１つずつ周期的に選択されて
いる単位メモリセルを複数有する複数のメモリ群は、そ
れぞれのメモリ群の出力端子が次段のメモリ群の入力端
子に接続されている。In the memory control device according to the present invention, a plurality of memory groups each having a plurality of unit memory cells that are periodically selected one by one by a synchronized add V counter have an output terminal of each memory group that is connected to the next one. It is connected to the input terminal of the memory group of the stage.

この場合、各メモリ群の周期は単位メモリセルの数によ
って定められ、１たメモリ群に入力されるデータは各メ
モリ群に時系列的に入力されているので、後段のメモリ
群の出力ほど遅延時間が長くなる。したがって、複数の
メモリ群の２つ以上の出力端子からデータを同時に取り
出すことで遅延時間の異なるデータを複数得ることがで
き、アドレス番地制御部や読み出し書き込みを制御する
部分が必要な〈、またアドレスカウンタが各メモリ群の
１つの単位メモリセルを選択している期間では、選択さ
れた単位メモリセルの内容を読み出し、入力されたデー
タを書き込むだけであるので、基本動作速度が低減され
る。In this case, the period of each memory group is determined by the number of unit memory cells, and the data input to one memory group is input to each memory group in chronological order, so the output of later memory groups is delayed. It takes longer. Therefore, by simultaneously fetching data from two or more output terminals of multiple memory groups, multiple pieces of data with different delay times can be obtained. During the period when the counter selects one unit memory cell of each memory group, the basic operation speed is reduced because the counter only reads the contents of the selected unit memory cell and writes the input data.

【実施例〕【Example〕

以下、本発明の一実施例を図について説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第１図は本発明に係る一寮施例を示した構或図である。FIG. 1 is a structural diagram showing a dormitory embodiment according to the present invention.

同図にかいて、第２図と同一部分または相当部分には同
一符号を付する。３８〜３１３はそれぞれデイジタル信
号を読み出し書き込む単位メモリセルを複数有すメモリ
群で、各メモリ群の出力端子が次段のメモリ群の入力端
子に接続されている。In this figure, the same or corresponding parts as in FIG. 2 are given the same reference numerals. Memory groups 38 to 313 each have a plurality of unit memory cells for reading and writing digital signals, and the output terminal of each memory group is connected to the input terminal of the next stage memory group.

４は上記複数メモリ群の単位メモリセルを同時に鳩回さ
せるアドレスカウンタテアる。4 is an address counter that simultaneously rotates the unit memory cells of the plurality of memory groups.

次に動作について説明する。入力されるアナログ音声信
号は不必要な高周波或分をＩ，Ｐｒｌｌで取リ除カれ，
　ＩＶ’Ｄコンパータ２でデイジタμ信号に変換後メモ
リ群３ａに入力される。メモリ群３ａ〜３ｎはそれぞれ
複数のメモリセルから構或され、共通のアドレスカウン
タ４によって単位メモリセルが１つずつ選択され、それ
が周期的に繰り返される。Next, the operation will be explained. The input analog audio signal has some unnecessary high frequencies removed by I, Prll,
After being converted into a digital μ signal by the IV'D converter 2, the signal is input to the memory group 3a. Each of the memory groups 3a to 3n is composed of a plurality of memory cells, and a common address counter 4 selects unit memory cells one by one, and this process is repeated periodically.

第２図に単位メモリセルが選択されている時間の動作を
示す。１つのメモリ群で見ると、アドレスカウンタ４が
選択した１つの単位メモリセルでは、蓄えられていたデ
ータを読み出し出力し、入力されたデータを書き込む動
作が行われているので、読み出されるデータはＩＦ！４
期前のデータとなる。FIG. 2 shows the operation when a unit memory cell is selected. Looking at one memory group, one unit memory cell selected by the address counter 4 reads and outputs the stored data, and writes the input data, so the read data is transferred to the IF. ! 4
This is pre-term data.

また、複数のメモリ群は各メモリ群の出力端子が次段の
メモリ群の入力端子に接続されているのでメモリ群から
読み出されるデータは次段のメモリ群に書き込１れるこ
とになり、データはメモリ群３ａ”３ｎに時系列的に入
力される。任意のメモリ群をｔ段目のメモリ群とし、そ
の単位メモリセル数をｐｉとすると、アドレスカウンタ
４は全てのメモリ群を同期しているので単位メモリセル
を選択している時間ｔは全てのメモリ群で同じであり、
ｋ段目のメモリ群の出力を選択したときの遅延時ｋ 間Ｔぱ、Ｔ　＝　ｔＸΣｐ１で表され各メモリ群の出力
Ｉｍｌ は全て異なった遅延時間のデータを出力し、ｋの値が大
きくなる。つ筐り後段のメモリ群ほど遅延時閲の長いグ
ータを出力する。したがって、メモリ群の出力を複数同
時に取υ出すことで異なった遅延時間のデータを複数得
ることができる。遅延されたグイジタｉｖｆｉｌ声信号
はそれぞれ、ｎ／Ａコンバータ５ａ〜５ｃでアナログ信
号に変換し、ＬＰＦ１ａ〜１ｃで不必要な高周波或分を
取り除き出力端子８ａ〜８ｃで遅延音声信号として出力
する。In addition, in the case of multiple memory groups, the output terminal of each memory group is connected to the input terminal of the next stage memory group, so the data read from the memory group is written to the next stage memory group. are inputted to the memory groups 3a''3n in time series.If an arbitrary memory group is the t-th stage memory group, and its unit memory cell number is pi, the address counter 4 synchronizes all the memory groups. Therefore, the time t for selecting a unit memory cell is the same for all memory groups,
The delay time k when selecting the output of the k-th memory group is expressed as T = tXΣp1, and the output Iml of each memory group all outputs data with different delay times, and the value of k becomes larger. . The later the memory group, the longer the delay time will be output. Therefore, by simultaneously taking out a plurality of outputs from the memory group, it is possible to obtain a plurality of data with different delay times. The delayed Guidance ivfil voice signals are respectively converted into analog signals by N/A converters 5a to 5c, unnecessary high frequencies are removed by LPFs 1a to 1c, and outputted as delayed voice signals to output terminals 8a to 8c.

上記一実施例では、共通のアドレスカウンタ４によって
周回されている複数のメモリ群３ａ〜３１１を縦続に接
続しメモリ群の複数の出力を同時に取か出し、遅延音声
信号として出力しているので、複数の単位メモリセルを
選択するためのアドレス番地制御部や選択した単位メモ
リセルの読み出し書き込みを制御する部分は削減でき回
路規模を縮小することができる。また，第２図で示すよ
うにアドレスカウンタ４が各メモリ群の１つの単位メモ
リセルを選択している時間ｔ内では、選択された単位メ
モリセルの内容を読み出し、入力されたデータを書き込
むだけであるのでアドレスカウンタ４が１つの単位メモ
リセルを選択している時間ｔ内では読み出し書き込みの
基本動作はそれぞれ１回ずつでよく、従来型に比べ要求
される基本動作速度はかなり遅くてすむ。In the above embodiment, a plurality of memory groups 3a to 311 circulated by a common address counter 4 are connected in cascade, and the outputs of a plurality of memory groups are simultaneously taken out and outputted as delayed audio signals. The address control section for selecting a plurality of unit memory cells and the section for controlling reading and writing of the selected unit memory cells can be eliminated, and the circuit scale can be reduced. Furthermore, as shown in FIG. 2, during the time t during which the address counter 4 selects one unit memory cell of each memory group, it only reads the contents of the selected unit memory cell and writes the input data. Therefore, during the time t during which the address counter 4 selects one unit memory cell, the basic read and write operations only need to be performed once each, and the required basic operation speed is considerably slower than that of the conventional type.

また、上記一実施例では３種の遅延時間を同時に得る場
合について述べたが、２種以上の遅延時間ならいくらで
もよく、数が多いほど本発明による効果が大きい。Further, in the above embodiment, a case was described in which three types of delay times are obtained at the same time, but any number of delay times of two or more types may be used, and the greater the number, the greater the effect of the present invention.

また、複数のメモリ群の単位メモリセルを選択するのに
１つのアドレスカウンタを用いたが、同期された複数の
アドレスカウンタを用いても同様の効果が得られる。Further, although one address counter is used to select unit memory cells of a plurality of memory groups, the same effect can be obtained by using a plurality of synchronized address counters.

〔発明の効果〕〔Effect of the invention〕

以上のように、本発明によれば同期されたアドレスカウ
ンタによって周回している複数のメモリ群を縦続に接続
しメモリ群の複数の出方を同時に取り出し遅延音声信号
として出力しているので、複数の単位メモリセルを選択
するためのアドレス番地制御部や選択した単位メモリセ
ルの読み出し書き込みを制御する部分は削減でき、回路
規模を縮小することができる。As described above, according to the present invention, multiple memory groups circulating by synchronized address counters are connected in cascade, and multiple outputs of the memory groups are simultaneously extracted and outputted as delayed audio signals. The address control section for selecting a unit memory cell and the section for controlling reading and writing of the selected unit memory cell can be eliminated, and the circuit scale can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係る一実施例を示した構或図、第２図
は第１図のアドレスカウンタが任意の単位メモリセルを
選択す時間の動作を示した図、第３図は従来のメモリ制
御装置の一実施例を示した構或図、第４図は第３図のメ
モリ群の構或と動作を示した図、第５図は第３図のメモ
リ群の任意の時刻τから１周期の時間の動作を示した図
である。 ３ａ〜３ｏは複数の単位メモリセルを有すメモリ群４は
アドレスカウンタである。 なか、図中、同一符号は同一または相当部分を示す。 代　珊　人　　大　　岩　　　増　　雄ぶ ！ｌ１．捕正の対象 明ｍｓの発明の詳細な説明の欄。 ６　浦正の内容 書（自発） ２．発明の名称 メモリ制御装置 ３．補正をする者 事件との関係FIG. 1 is a diagram showing the configuration of one embodiment of the present invention, FIG. 2 is a diagram showing the operation of the time when the address counter in FIG. 1 selects an arbitrary unit memory cell, and FIG. FIG. 4 is a diagram showing the structure and operation of the memory group in FIG. 3, and FIG. 5 is a diagram showing the configuration and operation of the memory group in FIG. FIG. A memory group 4 having a plurality of unit memory cells 3a to 3o is an address counter. In the figures, the same reference numerals indicate the same or corresponding parts. Daisan Hito Oiwa Masu Obu! l1. Column for detailed description of the invention of the object of arrest. 6 Uramasa's contents (voluntary) 2. Name of the invention Memory control device 3. Relationship with the case of the person making the amendment

Claims (1)

【特許請求の範囲】[Claims] 複数の単位メモリセルの中から規則的に１つの単位メモ
リセルを選択する動作を繰り返し行うアドレスカウンタ
を有し、１つの単位メモリセルを選択している期間では
選択されている前記単位メモリセルの内容を出力端子に
読み出した後、選択されている前記単位メモリセルの内
容を入力端子からのデータに書き変える動作を行うメモ
リ群を複数備え、上記複数メモリ群のアドレスカウンタ
は同期されており、上記複数メモリ群はそれぞれのメモ
リ群の出力端子と次段に接続されるメモリ群の入力端子
とが接続され、上記複数メモリ群の少なくとも２つの出
力端子からデータを同時に取り出すようにしたことを特
徴とするメモリ制御装置。It has an address counter that repeatedly selects one unit memory cell from among a plurality of unit memory cells, and during a period in which one unit memory cell is selected, the selected unit memory cell is A plurality of memory groups are provided that perform an operation of rewriting the contents of the selected unit memory cell into data from the input terminal after reading the contents to the output terminal, and address counters of the plurality of memory groups are synchronized, The plurality of memory groups are characterized in that the output terminal of each memory group is connected to the input terminal of the memory group connected to the next stage, and data is simultaneously retrieved from at least two output terminals of the plurality of memory groups. memory control device.