JPH0250652B2 - - Google Patents
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- JPH0250652B2 JPH0250652B2 JP54095453A JP9545379A JPH0250652B2 JP H0250652 B2 JPH0250652 B2 JP H0250652B2 JP 54095453 A JP54095453 A JP 54095453A JP 9545379 A JP9545379 A JP 9545379A JP H0250652 B2 JPH0250652 B2 JP H0250652B2
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- 238000001514 detection method Methods 0.000 claims description 19
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- 230000001360 synchronised effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- Nonlinear Science (AREA)
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Manipulation Of Pulses (AREA)
- Radar Systems Or Details Thereof (AREA)
Description
【発明の詳細な説明】
この発明はレーダで受信した混在したパルスか
ら指定間隔を有するパルス列を検出するパルス検
出回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pulse detection circuit that detects a pulse train having a specified interval from mixed pulses received by a radar.
従来のこの種の回路は到来パルスを所定時間の
遅延を与えるシフトレジスタを通して時間的に前
の１個のパルスと２個目のパルスとを合致するよ
うにし、両者の論理積をとることによつて指定パ
ルスを抽出していた。 Conventional circuits of this type pass the incoming pulse through a shift register that delays it by a predetermined time, so that the previous pulse coincides with the second pulse, and then calculates the logical product of the two pulses. The specified pulse was extracted.
第１図にその回路構成を示す。図において、１
はパルス入力端子で、このパルス入力端子１に入
力されたパルス入力は同期回路２でタイミング的
に同期させられ、シフトレジスタ３で所定の時間
だけこれを遅延させ、マージンシフトレジスタ４
で２個目のパルスと論理積回路５で論理積をとる
べく持たされる。この２個目のパルスとマージン
シフトレジスタ４の出力が論理積回路５で論理積
をとられ、その出力がこの検出回路の出力６とな
る。 Figure 1 shows the circuit configuration. In the figure, 1
is a pulse input terminal, and the pulse input input to this pulse input terminal 1 is synchronized in timing by a synchronization circuit 2, delayed by a predetermined time by a shift register 3, and then sent to a margin shift register 4.
Then, the second pulse and the AND circuit 5 are used to perform an AND operation. This second pulse and the output of the margin shift register 4 are ANDed by an AND circuit 5, and the output becomes the output 6 of this detection circuit.
従来のパルス検出回路は以上のように構成され
ているので、第２図ａのように入力端子１への到
来パルスＡが１パルス（同図のａ）無くなると、
検出パルス列Ｂは同図ｂのように最低連続２パル
ス（同図のａとｂ）無くなつたパルス列として検
出される。また雑音として入力したパルスＮもそ
のまま検出パルスとされる等の欠点があつた。 Since the conventional pulse detection circuit is configured as described above, when the number of pulses A arriving at the input terminal 1 disappears by one pulse (a in the figure), as shown in Fig. 2a,
The detected pulse train B is detected as a pulse train in which at least two consecutive pulses (a and b in the diagram) are missing, as shown in b of the figure. Further, there is a drawback that the pulse N input as noise is directly used as a detection pulse.
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、レーダの到来パ
ルスの履歴をランダムアクセスメモリに記憶して
おき、このランダムアクセスメモリの各アドレス
毎の到来パルス履歴データを順次に読み出し、こ
の履歴データを到来パルス数毎に分類し、この分
類された到来パルス数が指定されたパルス数以上
のときのみ出力を発生させ、この出力に応じて入
力到来パルスを通すようにすることにより、雑音
による誤り検出を低減し、かつ従来のような到来
パルス落ちによる検出パルスの不連続性の発生を
阻止し得るパルス検出回路を提供することを目的
とする。 This invention was made in order to eliminate the above-mentioned drawbacks of the conventional method.The history of incoming radar pulses is stored in a random access memory, and the incoming pulse history for each address in this random access memory is stored in a random access memory. Read the data sequentially, classify this historical data by the number of arriving pulses, generate an output only when the number of classified arriving pulses is greater than or equal to the specified number of pulses, and pass the input arriving pulses according to this output. By doing so, it is an object of the present invention to provide a pulse detection circuit that can reduce error detection due to noise and prevent generation of discontinuity in detected pulses due to dropping of arriving pulses as in the conventional art.
以下、この発明の一実施例を図について説明す
る。第３図においてパルス入力端子１、同期回路
２、論理積回路５、出力６は第１図と同一のもの
を示す。８はシーケンシヤルアドレスカウンタ
で、計算機などの制御データ７によつて下記する
RAM９のアクセス範囲を制御する。９はランダ
ムアクセスメモリ（Random Access Memory
以下RAMと称す。）で、複数個の各アドレス
には起点をそれぞれ異にして、一定時間前までの
到来パルスの各履歴を後述のシフトレジスタ１２
の（ｎ＋１）ビツトと対応して（ｎ＋１）ビツト
として記憶するもので、所定のアドレスの（ｎ＋
１）ビツトの信号は、記憶された到来パルスの履
歴を参照するためにシフトレジスタ１２へ読み出
され、かつ後述するように到来パルスによつて更
新された（ｎ＋１）ビツトの信号として再び所定
のアドレスに書き込まれる。そして、制御デーコ
７によつてアクセス範囲が指定されると、例えば
制御データ７が2000を指示するとアドレス１，
２，…，2000をアクセス範囲とし、このアクセス
範囲で上述のような各アドレスの信号が順次に読
み出され、かつ書き込まれる。このようにして上
記計算機のデータに基づき上記シーケンシヤルア
ドレスカウンタ８によつて制御され任意の周期到
来パルスを検出する。１０はRAM９の書込み読
出し回路、１１はシフトレジスタタイミング回
路、１２は入力到来パルスまたは読出した到来パ
ルスの履歴を順次蓄積する（ｎ＋１）ビツト構成
のシフトレジスタ、１３はこのシフトレジスタ１
２からの到来パルスの履歴データを10進数値に変
換するデコーダ、R0〜Roはデコーダ１３の出力
をパルス数毎に分類する論理和回路で、第３図に
示すようにデコーダ１３により変換される10進数
値は、２進数「１」の個数に対応してR0〜Roに
それぞれが接続される。 An embodiment of the present invention will be described below with reference to the drawings. In FIG. 3, the pulse input terminal 1, synchronous circuit 2, AND circuit 5, and output 6 are the same as in FIG. 1. 8 is a sequential address counter, which performs the following according to control data 7 from a computer, etc.
Controls the access range of RAM9. 9 is Random Access Memory
Hereinafter referred to as RAM. ), each of the multiple addresses has a different starting point, and the history of the incoming pulses up to a certain period of time is stored in the shift register 12 (described later).
It is stored as (n+1) bits corresponding to (n+1) bits at a given address.
1) The bit signal is read out to the shift register 12 in order to refer to the stored history of incoming pulses, and is read out again to a predetermined value as an (n+1) bit signal updated by the incoming pulse as described later. written to the address. Then, when the access range is specified by the control data 7, for example, if the control data 7 indicates 2000, address 1,
2, . . . , 2000 is set as an access range, and in this access range, signals at each address as described above are sequentially read and written. In this way, pulses arriving at an arbitrary period are detected under the control of the sequential address counter 8 based on the data of the computer. 10 is a write/read circuit for the RAM 9; 11 is a shift register timing circuit; 12 is a shift register having an (n+1) bit configuration that sequentially accumulates the history of input incoming pulses or read out incoming pulses; 13 is this shift register 1.
A decoder converts the history data of arriving pulses from 2 into decimal values, R 0 to R o are OR circuits that classify the output of the decoder 13 by number of pulses, and the decoder 13 converts the data as shown in Figure 3. The decimal values to be displayed are respectively connected to R 0 to R o corresponding to the number of binary numbers “1”.
P0〜Poは論理和回路で、論理和回路R0〜Roに
よつてパルス数毎に分離された出力が入力される
と共に図示するように隣りの論理和回路P1〜Po
の出力がそれぞれに帰還接続される。以上の論理
和回路R0〜Ro，P0〜Po-1によりパルス数分類回
路２０を構成する。G0〜Ｇｎは到来パルス履歴
データのパルス数を指定する選択ゲートであり、
この選択ゲートG0〜Goは計算機などの制御デー
タ１８でいずれかひとつ開かれ、到来パルス履歴
データのパルス数が指定された選択ゲートG0〜
Goに対応するパルス数以上の場合、信号はこれ
を通過する。この通過パルスと今回到来した入力
パルスが合致するべく、同期回路２で同期がとら
れ、両者の論理積が論理積回路５でとられ、指定
パルスが検出される。 P 0 to P o are OR circuits, and the outputs separated by the number of pulses are inputted by the OR circuits R 0 to R o , and the adjacent OR circuits P 1 to P o are inputted as shown in the figure.
The outputs of each are connected in feedback. A pulse number classification circuit 20 is configured by the above OR circuits R 0 to R o and P 0 to P o-1 . G 0 to Gn are selection gates that specify the number of pulses of incoming pulse history data;
One of the selection gates G 0 to G o is opened by control data 18 such as a computer, and the selection gate G 0 to which the number of pulses of the incoming pulse history data is specified is opened.
If the number of pulses is greater than or equal to G o , the signal passes through it. In order to match this passing pulse with the input pulse that has arrived this time, synchronization is established in the synchronization circuit 2, and the logical product of both is taken in the AND circuit 5, and the designated pulse is detected.
次に動作について説明する。 Next, the operation will be explained.
まずこの検出回路で、RAM９のアクセス範
囲、即ち検出すべきパルス列間隔を計算機などの
制御データ７でシーケンシヤルアドレスカウンタ
８にプリセツトする。例えば、仮に書込み読出し
回路１０の動作タイミングを1μs，RAM９の容
量を2000ワードとしたときに、アドレスカウンタ
８に2000を設定すると、RAM９の各番地は
2000μsに１回アクセスされることになり、この場
合、検出すべきパルス列間隔は2000μsとなる。ま
た、書込み読出し回路１０の動作タイミングや
RAM９の容量を同一のままで、検出対象パルス
即ち検出すべきパルス列間隔を変更しようとする
場合には、計算機の制御データ７によつてアドレ
スカウンタ８の設定値を変更するだけでよい。例
えばパルス列間隔を500μsに変更したい場合には、
単に上記アドレスカウンタ８の設定値を500に設
定すればよく、簡単な操作によつてパルス列間隔
は500μsとなる。このようにRAM９のアクセス
範囲の設定と書込み読出し回路１０の動作タイミ
ングとにより、到来パルスの履歴を記憶する
RAM９の各番地を参照、更新するタイミングが
設定される。このような回路では、書込み読出し
回路１０の動作タイミングとRAM９の容量によ
つてパルス検出の能力を決定される。次に上記参
照、更新タイミングで書込み読出し回路１０が該
当番地のRAM９の内容を読出し、シフトレジス
タ１２へその内容を設定する。この時点でパルス
入力端子１に到来パルスが存在すると、シフトレ
ジスタタイミング回路１１でシフトレジスタ１２
の２の０乗桁のビツトをオン１としてその内容を
シフトし、到来パルスが存在しなければオフ
（０）としてその内容をシフトする。例えば、読
出しによりシフトレジスタ１２に設定された内容
が２の０乗桁及び１乗桁のビツトのみ１、即ち
（１，１，０，０，０…０）であるとした場合、
この時点で到来パルスが存在しない場合には２の
０乗桁が０となりシフトされて（０，１，１，
０，０，…０）となる。このように更新されたシ
フトレジスタ１２の内容は、書込み読出し回路１
０によつて再びRAM９へ書き込まれる。この
RAM９の記憶する情報が一定時間前までの到来
パルスの履歴であり、RAM９、シフトレジスタ
１２のビツト数（ｎ＋１）によつてその履歴の精
度は決定される。シフトレジスタ１２がシフトさ
れると２の０乗桁からｎ乗桁までのビツトはデコ
ーダ１３によつてその数値を１ビツトで表わすよ
うに０〜ｍに変換される。例えば、シフトレジス
タ１２の内容が上述の例のように（０，１，１，
０，０，…０）である場合、デコーダ１３は10進
数値６の信号を出力する。その出力はパルス数分
類回路２０の論理和回路R0〜Roによつてパルス
数毎に分類される。即ちその６の信号の出力は論
理和回路R1に接続されて２パルスに分類され、
この論理和回路R1の出力はさらに論理和回路P1
により論理和回路P2の出力と論理和をとられる
とともに、論理和回路P0の一方の入力となる。 First, in this detection circuit, the access range of the RAM 9, that is, the pulse train interval to be detected, is preset in the sequential address counter 8 using control data 7 from a computer or the like. For example, if the operation timing of the write/read circuit 10 is 1 μs and the capacity of the RAM 9 is 2000 words, and the address counter 8 is set to 2000, each address of the RAM 9 will be
It is accessed once every 2000 μs, and in this case, the pulse train interval to be detected is 2000 μs. In addition, the operation timing of the write/read circuit 10
If it is desired to change the pulse to be detected, that is, the pulse train interval to be detected, while keeping the capacity of the RAM 9 the same, it is only necessary to change the set value of the address counter 8 using the control data 7 of the computer. For example, if you want to change the pulse train interval to 500μs,
It is sufficient to simply set the value of the address counter 8 to 500, and the pulse train interval can be set to 500 μs by a simple operation. In this way, the history of incoming pulses is stored by setting the access range of the RAM 9 and the operation timing of the write/read circuit 10.
The timing for referencing and updating each address in RAM 9 is set. In such a circuit, the pulse detection ability is determined by the operation timing of the write/read circuit 10 and the capacity of the RAM 9. Next, at the above-mentioned update timing, the write/read circuit 10 reads the contents of the RAM 9 at the corresponding address and sets the contents in the shift register 12. If an incoming pulse exists at the pulse input terminal 1 at this point, the shift register timing circuit 11
The bit in the 0th power of 2 is turned on to 1 and its contents are shifted, and if there is no incoming pulse, it is turned off (0) and its contents are shifted. For example, if the content set in the shift register 12 by reading is that only the bits of the 2 to the 0th power digit and the 1st power digit are 1, that is, (1, 1, 0, 0, 0...0),
If there is no incoming pulse at this point, the 2 to the 0th power digit becomes 0 and is shifted (0, 1, 1,
0,0,...0). The contents of the shift register 12 updated in this way are transferred to the write/read circuit 1.
0 is written to RAM9 again. this
The information stored in the RAM 9 is the history of incoming pulses up to a certain time ago, and the accuracy of the history is determined by the number of bits (n+1) in the RAM 9 and shift register 12. When the shift register 12 is shifted, the bits from 2 to the 0th power digit to the nth power digit are converted by the decoder 13 into 0 to m so that the numerical value is represented by 1 bit. For example, if the contents of the shift register 12 are (0, 1, 1,
0, 0, . . . 0), the decoder 13 outputs a signal with a decimal value of 6. The output is classified by the number of pulses by OR circuits R 0 to R o of the pulse number classification circuit 20. That is, the output of the 6 signals is connected to the OR circuit R1 and classified into 2 pulses,
The output of this OR circuit R 1 is further output to OR circuit P 1
It is logically summed with the output of the logical sum circuit P 2 and becomes one input of the logical sum circuit P 0 .
このようなパルス数毎に分類された信号は到来
パルスの履歴パルス数を指定する制御データ１８
によつてただひとつ開かれている選択ゲートG0
〜Goで論理積をとられる。開かれている選択ゲ
ートG0〜Goに該当するパルス数以上のパルス数
がシフトレジスタ１２より抽出できれば、このパ
ルス数毎に分類された信号は選択ゲートG0〜Go
を通過する。例えば、選択ゲートG1だけが開か
れている場合、論理和回路R0〜Roの出力が２パ
ルス数以上であるとき、この信号は選択ゲート
G1を通過する。こうして、各選択ゲートG0〜Go
の出力を集めた論理和回路１７を経て論理積回路
５の入力信号となる。今回パルス入力端子１に入
力されたパルス入力はタイミング的に同期させら
れてこの論理和回路１７の信号と論理積回路５で
論理積がとられ、この検出回路の出力６となる。 The signals classified by the number of pulses are the control data 18 that specifies the historical number of incoming pulses.
Only one selection gate is opened by G 0
Can be logically ANDed with ~G o . If a number of pulses equal to or greater than the number of pulses corresponding to the open selection gates G 0 to G o can be extracted from the shift register 12, the signals classified by this number of pulses will be extracted from the selection gates G 0 to G o.
pass through. For example, when only selection gate G 1 is open, when the output of OR circuits R 0 to R o is 2 or more pulses, this signal
Pass through G1 . Thus, each selection gate G 0 ~ G o
It becomes an input signal of the AND circuit 5 through the OR circuit 17 which collects the outputs of the . The pulse input input to the pulse input terminal 1 this time is synchronized in terms of timing and is ANDed with the signal from the OR circuit 17 by the AND circuit 5, resulting in the output 6 of this detection circuit.
以上の動作が終了した後、次のタイミングでシ
ーケンスシヤルアドレスカウンタ８はRAM９の
番地を更新し、上記に続くパルス列の検出を行な
うものである。 After the above operations are completed, the sequence serial address counter 8 updates the address of the RAM 9 at the next timing and detects the pulse train following the above.
第４図に本検出回路によるパルス検出例を示
す。この例で履歴パルス数の指定は３パルス以上
とし、同図ａで示すように入力パルス列Ａは第１
パルス列A1に続いて雑音Ｎが存在しているもの
とする。またこの例ではRAM９、シフトレジス
タ１２は４ビツト構成のものとする。ｂは検出パ
ルス列Ｂを示し、この図のように到来パルスＡに
パルス落ちａが生じても到来パルスの履歴パルス
数が３パルス以上となるため、従来のように連続
２パルス無くなることはなく、到来パルスに対応
したパルスが検出できる。また同図ａで示すよう
な雑音Ｎが存在してもその雑音Ｎの履歴パルス数
が指定パルス数に達するに至らず、検出パルス列
Ｂには現われない。 FIG. 4 shows an example of pulse detection by this detection circuit. In this example, the number of history pulses is specified to be 3 or more pulses, and the input pulse train A is the first
Assume that noise N exists following pulse train A1 . Further, in this example, the RAM 9 and shift register 12 are assumed to have a 4-bit configuration. b indicates the detected pulse train B, and even if a pulse drop a occurs in the arriving pulse A as shown in this figure, the number of historical pulses of the arriving pulse will be 3 or more, so two consecutive pulses will not be missing as in the conventional case. A pulse corresponding to the incoming pulse can be detected. Furthermore, even if noise N as shown in FIG.
以上のように、この発明のパルス検出回路は到
来パルスの履歴を記憶するランダムアクセスメモ
リと、このランダムアクセスメモリを計算機のデ
ータによつてアクセス範囲を制御し任意の周期の
到来パルスを検出するシーケンシヤルアドレスカ
ウンタと上記ランダムアクセスメモリに到来パル
スの履歴を書込みかつ読出すための書込み読出し
回路と、この書込み読出し回路による上記ランダ
ムアクセスメモリの書込み読出しを行なうための
入力到来パルスまたは読出した到来パルスの履歴
を順次蓄積するシフトレジスタと、このシフトレ
ジスタの出力をデコードするデコーダと、このデ
コーダの出力を到来パルス数毎に分類するための
パルス数分類回路と、このパルス数分類回路の出
力のうち到来パルス履歴データのパルス数が指定
されたパルス数以上である出力のみを通す選択ゲ
ートと、この選択ゲートの出力に応じて入力到来
パルスを通すゲートとを備えるよう構成したの
で、雑音などによる誤り検出を低減した精度の高
いパルス検出が行なわれ、パルス発生源に関して
のパルス分析を可能にする利点がある。 As described above, the pulse detection circuit of the present invention includes a random access memory that stores the history of incoming pulses, and a sequence controller that controls the access range of this random access memory using computer data to detect incoming pulses of arbitrary cycles. a serial address counter, a write/read circuit for writing and reading a history of incoming pulses to and from the random access memory; A shift register that sequentially accumulates history, a decoder that decodes the output of this shift register, a pulse number classification circuit that classifies the output of this decoder by the number of arriving pulses, and a pulse number classification circuit that classifies the output of this pulse number classification circuit according to the number of arriving pulses. It is configured to include a selection gate that passes only outputs where the number of pulses in the pulse history data is equal to or greater than a specified number of pulses, and a gate that passes input incoming pulses according to the output of this selection gate, making it easy to detect errors due to noise etc. This has the advantage of providing highly accurate pulse detection with reduced oscillation and enabling pulse analysis with respect to the pulse source.
また、RAMのアクセス範囲を計算機のデータ
によつて制御しているので、ダイナミツクにその
検出対象を変更することができ、また検出パルス
の判定基準値もダイナミツクに変更できる。 Furthermore, since the access range of the RAM is controlled by computer data, the detection target can be dynamically changed, and the judgment reference value of the detection pulse can also be dynamically changed.
第１図は従来のパルス検出回路を示すブロツク
図、第２図ａ，ｂはこの回路によるパルス検出例
を示す図、第３図はこの発明の一実施例のブロツ
ク図、第４図ａ，ｂはこの実施例によるパルス検
出例を示す図である。
７……計算機の制御データ、８……シーケンシ
ヤルアドレスカウンタ、９……RAM、１０……
RAM書込み読出し回路、１２……シフトレジス
タ、１３……デコーダ、R0〜Ro，P0〜Po-1……
パルス数分類回路を構成する論理和回路、G0〜
Go……選択ゲート。なお図中、同一あるいは相
当部分には同一符号を付して示してある。
FIG. 1 is a block diagram showing a conventional pulse detection circuit, FIGS. 2a and b are diagrams showing an example of pulse detection by this circuit, FIG. 3 is a block diagram of an embodiment of the present invention, and FIGS. b is a diagram showing an example of pulse detection according to this embodiment. 7... Computer control data, 8... Sequential address counter, 9... RAM, 10...
RAM write/read circuit, 12...shift register, 13...decoder, R0 ~ Ro , P0 ~ Po-1 ...
OR circuit that constitutes the pulse number classification circuit, G 0 ~
G o ...Selection gate. In the drawings, the same or corresponding parts are designated by the same reference numerals.
Claims (1)
スメモリと、計算機のデータによつて上記ランダ
ムアクセスメモリのアクセス範囲を制御し、任意
の周期の到来パルスを検出するシーケンスシヤル
アドレスカウンタと、上記ランダムアクセスメモ
リに到来パルスの履歴を書込みかつ読出すための
書込み読出し回路と、この書込み読出し回路によ
る上記ランダムアクセスメモリの書込み読出しを
行なうため入力到来パルスおよび読出した到来パ
ルスの履歴を順次蓄積するシフトレジスタと、こ
のシフトレジスタの出力をデコードするデコーダ
と、このデコーダの出力を到来パルス数毎に分類
するためのパルス数分類回路と、このパルス数分
類回路の出力のうち到来パルス履歴データのパル
ス数が指定されたパルス数以上である出力のみを
通す選択ゲートと、この選択ゲートの出力に応じ
て入力到来パルスを通すゲートとを備えたことを
特徴とするパルス検出回路。1. A random access memory that stores a history of incoming pulses, a sequence serial address counter that controls the access range of the random access memory using computer data and detects incoming pulses of an arbitrary period, and a write/read circuit for writing and reading a history of incoming pulses; a shift register for sequentially accumulating input incoming pulses and read out history of incoming pulses in order to write/read the random access memory by the write/read circuit; A decoder that decodes the output of the shift register, a pulse number classification circuit that classifies the output of this decoder by the number of arriving pulses, and a pulse number of the arriving pulse history data among the outputs of this pulse number classification circuit is specified. 1. A pulse detection circuit comprising: a selection gate that passes only outputs equal to or greater than the number of pulses; and a gate that passes input incoming pulses in accordance with the output of the selection gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9545379A JPS5619226A (en) | 1979-07-24 | 1979-07-24 | Pulse detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9545379A JPS5619226A (en) | 1979-07-24 | 1979-07-24 | Pulse detecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619226A JPS5619226A (en) | 1981-02-23 |
| JPH0250652B2 true JPH0250652B2 (en) | 1990-11-05 |
Family
ID=14138104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9545379A Granted JPS5619226A (en) | 1979-07-24 | 1979-07-24 | Pulse detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5619226A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4893989B2 (en) * | 2006-05-22 | 2012-03-07 | 独立行政法人情報通信研究機構 | Radar spectrum measuring device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345881B2 (en) * | 1972-10-19 | 1978-12-09 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5822148Y2 (en) * | 1976-09-24 | 1983-05-11 | 株式会社東芝 | Defruter device for secondary monitoring radar |
-
1979
- 1979-07-24 JP JP9545379A patent/JPS5619226A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345881B2 (en) * | 1972-10-19 | 1978-12-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619226A (en) | 1981-02-23 |
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