JPH05191467A - Data packing processor - Google Patents
Data packing processorInfo
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- JPH05191467A JPH05191467A JP4004509A JP450992A JPH05191467A JP H05191467 A JPH05191467 A JP H05191467A JP 4004509 A JP4004509 A JP 4004509A JP 450992 A JP450992 A JP 450992A JP H05191467 A JPH05191467 A JP H05191467A
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- packing
- transfer
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- processing
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル移動通信機
器などに利用するデータパッキング処理装置に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data packing processing device used in digital mobile communication equipment and the like.
【０００２】[0002]
【従来の技術】図２は従来のデータパッキング処理装置
とシリアル転送処理装置の概略ブロック図である。図２
において、１は演算回路、２は記憶回路で、演算回路１
から記憶回路２へアドレス３と読み出しまたは書き込み
を決める記憶回路制御信号４を送ることにより演算回路
１と記憶回路２間にデータ５のやりとりを行う。データ
パッキング処理は演算回路１を用いてシフト、論理積、
論理和などの論理演算を行い、かつ記憶回路２とのデー
タのやりとりを行うことにより処理する。2. Description of the Related Art FIG. 2 is a schematic block diagram of a conventional data packing processor and serial transfer processor. Figure 2
1 is an arithmetic circuit, 2 is a memory circuit, and the arithmetic circuit 1
The data 5 is exchanged between the arithmetic circuit 1 and the memory circuit 2 by sending the address 3 and the memory circuit control signal 4 which determines reading or writing from the memory circuit 2 to the memory circuit 2. The data packing process uses the arithmetic circuit 1 to perform shift, logical product,
Processing is performed by performing a logical operation such as a logical sum and exchanging data with the storage circuit 2.
【０００３】また、６はパラレル−シリアル変換回路
で、記憶回路２からパラレルのパッキングデータ７を受
け取り、これを転送制御信号８と転送クロック９を用い
てシリアルデータ１０に変換する。A parallel-serial conversion circuit 6 receives parallel packing data 7 from the storage circuit 2 and converts it into serial data 10 using a transfer control signal 8 and a transfer clock 9.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来のデータパッキング処理装置とシリアル転送処理装置
では、データパッキング処理を行う場合、もともと算術
演算用に用意された演算回路で論理演算を行うため無駄
な回路が多く、ハードウェア構成がデータパッキング処
理に向いていないという問題点があった。さらに、シフ
ト、論理積、論理和などの論理演算を実行するので、デ
ータパッキング処理のための処理時間が必要であるとい
う問題点があった。However, in the above-described conventional data packing processing device and serial transfer processing device, when data packing processing is performed, it is useless because the arithmetic circuit originally prepared for arithmetic operation performs logical operation. There is a problem that there are many circuits and the hardware configuration is not suitable for data packing processing. Further, since logical operations such as shift, logical product, and logical sum are executed, there is a problem that processing time for data packing processing is required.
【０００５】本発明は、このような従来の問題点を解決
するものであり、データパッキング処理とシリアル転送
処理を兼ね備えたデータパッキング処理のための処理時
間が不必要とすることができる優れたデータパッキング
処理装置を提供することである。The present invention solves such a conventional problem, and is an excellent data that can eliminate the need for a processing time for the data packing process that combines the data packing process and the serial transfer process. It is to provide a packing processing device.
【０００６】[0006]
【課題を解決するための手段】本発明は上記目的を達成
するために、縦続接続された複数の記憶素子と、各記憶
素子ごとに入力する信号を選択する信号選択回路と、デ
ータパッキング処理時に書き込むパッキングデータとそ
のパッキング位置を示す記憶素子を信号選択回路に選択
させて選択した記憶素子にのみパッキングデータの書込
みを行うためのアドレス指定手段とを設け、データパッ
キング処理時にアドレス指定手段により信号選択回路に
対して書き込むパッキングデータとパッキング位置を示
す記憶素子を選択させ、選択された記憶素子にのみパッ
キングデータの書き込み、選択されない記憶素子には帰
還データの書き込みを行い、これを繰り返すことによ
り、すべての記憶素子にパッキングデータを書き込ん
で、データパッキング処理を行うようにしたものであ
る。In order to achieve the above object, the present invention has a plurality of storage elements connected in cascade, a signal selection circuit for selecting a signal to be input to each storage element, and a data packing process. Addressing means for causing the signal selection circuit to select the packing data to be written and the storage element indicating the packing position and writing the packing data only to the selected storage element, and selecting the signal by the address specifying means during the data packing processing By selecting the packing data to be written to the circuit and the storage element indicating the packing position, writing the packing data only to the selected storage element, writing the feedback data to the non-selected storage element, and repeating this, Write packing data to the storage element of It is obtained to carry out the management.
【０００７】[0007]
【作用】したがって、本発明によれば、データパッキン
グ処理時に所定の記憶素子のみ順次パッキングデータを
書き込んで、データパッキング処理を行うようにするこ
とにより、データパッキング処理に専用ハードウェア装
置を用いることになり、データパッキング処理のための
処理時間が不必要となる効果を有するものである。Therefore, according to the present invention, the dedicated hardware device is used for the data packing processing by sequentially writing the packing data only in the predetermined storage elements during the data packing processing and performing the data packing processing. Therefore, the processing time for the data packing processing becomes unnecessary.
【０００８】[0008]
【実施例】図１は本発明の第１の実施例の構成を示すも
のである。図１において、１１〜１４は記憶素子で、そ
れぞれ第１番目、第２番目、第３番目、第Ｎ番目の記憶
素子であり、縦続接続されている。１５ａ〜１５ｄは各
記憶素子ごとに設けられた信号選択回路である。第２記
憶素子１２からみて、１６を帰還データ、１７を転送デ
ータ、１８をパッキングデータと呼ぶことにする。第３
〜第Ｎ記憶素子１３，１４については同様で、第１記憶
素子１１については帰還データ１６、パッキングデータ
１８のみとなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows the configuration of the first embodiment of the present invention. In FIG. 1, 11 to 14 are storage elements, which are the first, second, third, and Nth storage elements, respectively, which are connected in cascade. Reference numerals 15a to 15d are signal selection circuits provided for each memory element. From the perspective of the second memory element 12, 16 is called feedback data, 17 is called transfer data, and 18 is called packing data. Third
The same applies to the Nth storage elements 13 and 14, and only the feedback data 16 and the packing data 18 for the first storage element 11.
【０００９】第１記憶素子１１のＤ入力端には、信号選
択回路１５ａで選択されたデータ２３または第１記憶素
子１１の出力端Ｑから帰還される帰還データ１６が入力
されるようになっている。第２記憶素子１２の入力端Ｄ
には、第２記憶素子１２の出力端Ｑからの帰還データ１
６、第１記憶素子１１の出力端Ｑからの転送データ１
７、パッキングデータ１８のいずれかのうち、信号選択
回路１５で選択されたデータが入力されるようになって
いる。以下、同様にして、第３及び第４記憶素子１３，
１４の入力端Ｄにも、それぞれ信号選択回路１５ｃ，１
５ｄで選択された転送データ１７、パッキングデータ１
８、帰還データ１６のいずれかが入力されるようになっ
ている。The data 23 selected by the signal selection circuit 15a or the feedback data 16 fed back from the output terminal Q of the first memory element 11 is input to the D input terminal of the first memory element 11. There is. Input D of the second memory element 12
Is the feedback data 1 from the output terminal Q of the second memory element 12.
6, transfer data 1 from the output terminal Q of the first storage element 11
Of the data 7 and the packing data 18, the data selected by the signal selection circuit 15 is input. Hereinafter, similarly, the third and fourth memory elements 13,
The input terminals D of 14 are also connected to the signal selection circuits 15c and 1c, respectively.
Transfer data 17 selected in 5d, packing data 1
8 or feedback data 16 is input.
【００１０】１９はデータパッキング処理を行うとき
に、信号選択回路１５ｂ〜１５ｅに対して転送禁止状態
にする転送制御信号、２０は信号選択回路１５ｅを通し
て、第１〜第Ｎ記憶素子１１〜１４のクロック端子ＣＫ
に入力される書込み制御信号、２１は第１〜第Ｎ記憶素
子１１〜１４のアドレスデータである。２２はこのアド
レスデータをデコードして、信号選択回路１５ａ〜１５
ｄに対して所定の第１〜第Ｎ記憶素子１１〜１４のうち
の所定の記憶素子を選択させるデコーダ回路であり、ア
ドレス指定手段として使用されている。Reference numeral 19 denotes a transfer control signal that sets the signal selection circuits 15b to 15e in a transfer-prohibited state when performing the data packing processing. Reference numeral 20 denotes the first to Nth storage elements 11 to 14 through the signal selection circuit 15e. Clock terminal CK
The write control signal 21 is input to the memory cell, and 21 is address data of the first to Nth storage elements 11 to 14. 22 decodes this address data and outputs the signal selection circuits 15a-15
It is a decoder circuit for selecting a predetermined storage element among predetermined first to Nth storage elements 11 to 14 with respect to d, and is used as an address designating means.
【００１１】２３は信号選択回路１５ａ〜１５ｄにより
選択され、第１記憶素子１１〜第Ｎ記憶素子１４の入力
端Ｄに入力されるデータ、２４は信号選択回路２６によ
り選択され、第１記憶素子１１〜第Ｎ記憶素子１４のク
ロック入力端ＣＫに入力される転送クロック、２５は第
Ｎ記憶素子１４の出力端Ｑから出力されるシリアルデー
タである。23 is data selected by the signal selection circuits 15a to 15d and input to the input terminal D of the first storage element 11 to the Nth storage element 14, 24 is selected by the signal selection circuit 26, and the first storage element 11 to 11 are transfer clocks input to the clock input terminal CK of the Nth memory element 14, and 25 is serial data output from the output terminal Q of the Nth memory element 14.
【００１２】次に、上記第１の実施例の動作について説
明する。まずデータパッキング処理を行うとき、転送制
御信号１９を信号選択回路１５ａ〜１５ｅに送り、転送
禁止状態とする。The operation of the first embodiment will be described next. First, when performing the data packing process, the transfer control signal 19 is sent to the signal selection circuits 15a to 15e to set the transfer prohibited state.
【００１３】このとき、第１記憶素子１１〜第Ｎ記憶素
子１４の各クロック入力端ＣＫには書き込み制御信号２
０が選択され、第１記憶素子１１〜第Ｎ記憶素子１４の
入力端Ｄには、信号選択回路１５ａ〜１５ｄで選択され
たパッキングデータ１８または帰還データ１６が選択さ
れる。At this time, the write control signal 2 is applied to each clock input terminal CK of the first memory element 11 to the Nth memory element 14.
0 is selected, and the packing data 18 or the feedback data 16 selected by the signal selection circuits 15a to 15d are selected at the input terminals D of the first storage element 11 to the Nth storage element 14.
【００１４】データパッキング処理は、この状態から書
き込むパッキングデータ１８とそのパッキング位置を示
す記憶素子をアドレスデータ２１をデコーダ回路２２で
デコードした信号により選択し、選ばれた記憶素子にの
みパッキングデータ１８の書き込みが行われる。選択さ
れなかった記憶素子には帰還データ１６の書き込みが行
われる。すなわち、これは以前のデータの保持となる。In the data packing process, the packing data 18 to be written from this state and the storage element indicating the packing position are selected by the signal obtained by decoding the address data 21 by the decoder circuit 22, and the packing data 18 is stored only in the selected storage element. Writing is done. The feedback data 16 is written to the storage element that is not selected. That is, this is the retention of previous data.
【００１５】このようにして、何度か記憶素子群への書
き込みを行うことにより、すべての記憶素子へパッキン
グデータ１８が書き込まれ、データパッキング処理が終
了する。In this way, by writing to the storage element group several times, the packing data 18 is written to all the storage elements, and the data packing processing is completed.
【００１６】次に、シリアル転送処理を行うとき、転送
制御信号１９を信号選択回路１６、信号選択回路１５ａ
〜１５ｅに送り、これらの信号選択回路１５ａ〜１５ｅ
を切り換えて、転送クロック２４を信号選択回路２６を
経て第１記憶素子１１〜第Ｎ記憶素子１４の各クロック
入力端ＣＫに加えることにより、転送可能状態とする。
このとき、各記憶素子のＣＫ入力には転送クロック２４
が選択され、第２記憶素子１２〜第Ｎ記憶素子１４の入
力端Ｄには転送データ１７が選択される。シリアル転送
処理は、この状態から転送クロック２４を動作させるこ
とにより、各記憶素子間を通じて転送データ１７が転送
されていき、記憶素子番号がＮ，Ｎ−１，Ｎ−２，…
３，２，１の順にシリアルデータ２５として出力され
る。Next, when performing serial transfer processing, the transfer control signal 19 is transferred to the signal selection circuit 16 and the signal selection circuit 15a.
To 15e, and these signal selection circuits 15a to 15e
And the transfer clock 24 is applied to each clock input terminal CK of the first memory element 11 to the Nth memory element 14 via the signal selection circuit 26, thereby enabling the transfer.
At this time, the transfer clock 24 is input to the CK input of each storage element.
Is selected, and the transfer data 17 is selected at the input terminals D of the second memory element 12 to the Nth memory element 14. In the serial transfer processing, by operating the transfer clock 24 from this state, the transfer data 17 is transferred between the storage elements, and the storage element numbers are N, N-1, N-2, ....
The serial data 25 is output in the order of 3, 2, 1.
【００１７】[0017]
【発明の効果】本発明は上記実施例から明らかなよう
に、パッキングデータとそのパッキング位置をハードウ
ェアであらかじめ構成しておくことにより、データの書
き込みを行うだけでデータパッキング処理が完了するの
で、データパッキング処理のための処理時間を必要とし
ないという効果がある。According to the present invention, as is apparent from the above-described embodiment, since the packing data and the packing position thereof are configured in advance in hardware, the data packing process is completed only by writing the data. This has the effect of not requiring processing time for data packing processing.
【図１】本発明の第１の実施例におけるデータパッキン
グ処理装置の概略ブロック図FIG. 1 is a schematic block diagram of a data packing processing device according to a first embodiment of the present invention.
【図２】従来のデータパッキング処理装置とシリアル転
送処理装置の概略ブロック図FIG. 2 is a schematic block diagram of a conventional data packing processor and serial transfer processor.
１１ 第１記憶素子 １２ 第２記憶素子 １３ 第３記憶素子 １４ 第Ｎ記憶素子 １５ａ〜１５ｅ 信号選択回路 １６ 帰還データ １７ 転送データ １８ パッキングデータ １９ 転送制御信号 ２０ 書き込み制御信号 ２１ アドレス ２２ デコーダ回路 ２３ データ ２４ 転送クロック ２５ シリアルデータ 11 First Storage Element 12 Second Storage Element 13 Third Storage Element 14 Nth Storage Element 15a to 15e Signal Selection Circuit 16 Feedback Data 17 Transfer Data 18 Packing Data 19 Transfer Control Signal 20 Write Control Signal 21 Address 22 Decoder Circuit 23 Data 24 Transfer clock 25 Serial data
Claims (1)
記憶素子のそれぞれに入力する信号を選択する第１の信
号選択回路と、データパッキング処理時に書き込むパッ
キングデータとそのパッキング位置を示す上記記憶素子
を上記第１の信号選択回路に選択させて選択した記憶素
子にのみパッキングデータの書込みを行うためのアドレ
ス指定手段と、シリアル転送時に上記各記憶素子の出力
データを順次次段に転送するように転送制御信号により
転送クロックを上記各記憶素子の各クロック入力端に加
える第２の信号選択回路とを備えたデータパッキング処
理装置。1. A plurality of storage elements connected in cascade, a first signal selection circuit for selecting a signal to be input to each of the storage elements, packing data to be written at the time of data packing processing, and the storage indicating the packing position. Addressing means for causing the first signal selection circuit to select an element to write packing data only to the selected storage element, and to sequentially transfer the output data of each storage element to the next stage during serial transfer. And a second signal selection circuit for applying a transfer clock to each clock input terminal of each of the storage elements by a transfer control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004509A JPH05191467A (en) | 1992-01-14 | 1992-01-14 | Data packing processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004509A JPH05191467A (en) | 1992-01-14 | 1992-01-14 | Data packing processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191467A true JPH05191467A (en) | 1993-07-30 |
Family
ID=11586028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004509A Pending JPH05191467A (en) | 1992-01-14 | 1992-01-14 | Data packing processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191467A (en) |
-
1992
- 1992-01-14 JP JP4004509A patent/JPH05191467A/en active Pending
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