JPH03201617A - Analog variable delay - Google Patents
Analog variable delayInfo
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- JPH03201617A JPH03201617A JP1338503A JP33850389A JPH03201617A JP H03201617 A JPH03201617 A JP H03201617A JP 1338503 A JP1338503 A JP 1338503A JP 33850389 A JP33850389 A JP 33850389A JP H03201617 A JPH03201617 A JP H03201617A
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- capacitor array
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- Filters That Use Time-Delay Elements (AREA)
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音響機器などで要求される遅延時間の可変が
可能なアナログ信号のデイレイに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an analog signal delay capable of varying the delay time required for audio equipment and the like.
従来、アナログ信号を遅延させる遅延回路として、BB
D及びCODといった電荷転送デバイスを多段接続し、
信号を順次直列に転送して1時間的遅延をさせる構成の
ものがあった。Conventionally, BB is used as a delay circuit that delays analog signals.
By connecting charge transfer devices such as D and COD in multiple stages,
There was a configuration in which signals were transferred serially and delayed by one hour.
以下、 BBDによるデイレイの動作について説明する
。The delay operation using BBD will be explained below.
BBDは、第2図に示すように、パケットと呼ばれる一
連のキャノヤシタ(バイポーラ型BBDの場合はコレク
ターペース間pn接合容量、MO8型BBDの場合はデ
ート電極とのMO8容量)を並べ、キャノJ?シタ間を
ノ々イポーラ型櫨たはMOS型のトランジスタで連結し
た構造になっていて、外部クロックφ1゜φ2でスイッ
チを制御し、一つのキャパシタから隣接するキャパシタ
に電荷をその1ま転送することで、アナログ信号を遅延
させる構成になっている。As shown in Figure 2, BBDs are constructed by arranging a series of capacitors called packets (pn junction capacitance between the collector paces in the case of bipolar BBDs, MO8 capacitance with the date electrode in the case of MO8 type BBDs), and forming capacitors called packets. It has a structure in which the capacitors are connected by non-polar type or MOS type transistors, and the switches are controlled by external clocks φ1 and φ2, and the charge is transferred from one capacitor to the adjacent capacitor. It is configured to delay the analog signal.
上記のような電荷転送デバイスによる従来の遅延回路で
は、遅延時間の可変はクロック周波数の変更に依存し1
通過周波数帯域の変動を伴うという問題点があった。In conventional delay circuits using charge transfer devices as described above, variable delay time depends on changing the clock frequency.
There was a problem in that it was accompanied by fluctuations in the pass frequency band.
本発明は上記の問題点を解消するためになされたもので
、通過周波数帯域の変動を伴わずに遅延時間を可変でき
るアナログバリアプルデイレイを提供することを目的と
する。The present invention has been made to solve the above problems, and an object of the present invention is to provide an analog variable delay that can vary the delay time without changing the pass frequency band.
本発明のアナログバリアプルデイレイは、入力アナログ
信号を順次直列に転送してゆ〈構成ではすく、アナログ
信号をキャパシタアレイに順次記憶させてゆき、このキ
ャパシタアレイから記憶させた信号を順次読み出してゆ
く構成とし、読み出すタイミングを制御することによっ
て遅延時間を可変できるようにしたものである。The analog variable delay of the present invention transfers input analog signals sequentially in series. This configuration allows the delay time to be varied by controlling the read timing.
このように構成することにより、従来のBBD。 With this configuration, the conventional BBD.
CCDによる順次直列転送型のデイレイとは異な9、ク
ロックを変えることなく遅延時間が可変可能なので、通
過周波数帯域が変動することがない。Unlike a serial transfer type delay using a CCD, the delay time can be varied without changing the clock, so the passing frequency band does not fluctuate.
第1図は本発明の一実施例を示す。 FIG. 1 shows an embodiment of the invention.
図において1は入力アナログ信号を増幅する入力増幅器
、2は入力増幅器1の出力を順次記憶させてゆくキャパ
シタアレイ、3はキャパシタアレイ2の各キャパシタへ
の書き込みを制御する各キャ/’Pシタに接続した書き
込みスイッチ群、4はキャパシタアレイ2の各キャパシ
タからの書き込んだ信号の読み出しを制御する各キャパ
シタに接続した読み出しスイッチ群、5はキャパシタア
レイ2から読み出した信号を増幅する出力増幅器、6は
書き込みスイッチ群3を制御して入力増幅器1の出力を
順次キャパシタアレイ2の各キャノJ?シタに書込ませ
る第1のシフトレジスタ、7は読み出しスイッチ群4を
制御して順次キヤ・ぞシタアレイ2の各キャパシタから
書き込んだ信号を読み出させる第2のシフトレジスタ、
8は第1のシフトレジスタ6と第2のシフトレジスタ7
のタイミングを制御するシフトコントロールである。In the figure, 1 is an input amplifier that amplifies the input analog signal, 2 is a capacitor array that sequentially stores the output of the input amplifier 1, and 3 is a capacitor array that controls writing to each capacitor in the capacitor array 2. A group of connected write switches, 4 a read switch group connected to each capacitor that controls reading of the written signal from each capacitor of the capacitor array 2, 5 an output amplifier that amplifies the signal read from the capacitor array 2, and 6 a By controlling the write switch group 3, the output of the input amplifier 1 is sequentially transferred to each capacitor J? of the capacitor array 2. 7 is a second shift register that controls the readout switch group 4 to sequentially read out the written signals from each capacitor of the capacitor array 2;
8 is a first shift register 6 and a second shift register 7
This is a shift control that controls the timing of
入力アナログ信号は、入力増幅器1により、キャパシタ
アレイ2への充電がこれ以前の回路の影響を受けないよ
うに分離、増幅される。The input analog signal is separated and amplified by the input amplifier 1 so that the charging of the capacitor array 2 is not influenced by previous circuits.
増幅された信号は、第1のシフトレジスタ6に制御され
て順次開閉してゆく書き込みスイッチ群3を経てキャパ
シタアレイ2の各キャパシタに順次書き込寸れてゆく。The amplified signal is sequentially written into each capacitor of the capacitor array 2 via a group of write switches 3 which are sequentially opened and closed under the control of the first shift register 6.
シフトコントロール8に設定したタイミング後に、第2
のシフトレジスタ7に制御されて、読み出しスイッチ群
4が順次開閉されてゆき、キャパシタアレイ2の各キャ
パシタから書き込まれた信号が順次読み出されてゆく。After the timing set in shift control 8, the second
The readout switch group 4 is sequentially opened and closed under the control of the shift register 7, and the signals written in each capacitor of the capacitor array 2 are sequentially read out.
読み出された信号は、出力増幅器5によシ、この後の回
路からキャパシタアレイ2が影響されないように分離、
増幅されて出力されてゆく。The read signal is sent to the output amplifier 5, and is separated from the subsequent circuit so that the capacitor array 2 is not affected.
It is amplified and output.
遅延時間を変える場合は、シフトコントロール8の設定
タイミングを変更して、読み出しのタイミングを変える
ことで行なう。When changing the delay time, the setting timing of the shift control 8 is changed to change the read timing.
したがって、遅延時間の変更が通過周波数帯域の変動を
伴うことがない。Therefore, changing the delay time does not involve changing the pass frequency band.
以上説明したように、本発明によれば、遅延時間の変更
が、通過周波数帯域の変動を伴うことなく実現すること
ができ、実用上の効果が大である。As described above, according to the present invention, the delay time can be changed without changing the pass frequency band, and the practical effects are great.
第1図は本発明の一実施例を示す説明図、第2図は従来
のBBDによるアナログデイレイの一例の動作を示す説
明図である。
1・・・入力増幅器、2・・・キャパシタアレイ%3・
・書き込みスイッチ群、4・・・読み出しスイッチ群。
5・・・出力増幅器、6・・・第1のシフトレジスタ、
7・・・第2のシフトレジスタ、8・・・シフトコント
ロールOFIG. 1 is an explanatory diagram showing an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the operation of an example of an analog delay using a conventional BBD. 1...Input amplifier, 2...Capacitor array%3.
-Write switch group, 4...Read switch group. 5... Output amplifier, 6... First shift register,
7... Second shift register, 8... Shift control O
Claims (1)
器の出力を順次記憶させてゆくキャパシタアレイと、該
キャパシタアレイの各キャパシタへの書き込みを制御す
る各キャパシタに接続した書き込みスイッチ群と、上記
キャパシタアレイの各キャパシタからの読み出しを制御
する各キャパシタに接続した読み出しスイッチ群と、上
記キャパシタアレイの各キャパシタから読み出した信号
を増幅して出力する出力増幅器と、上記書き込みスイッ
チ群を制御して上記入力増幅器の出力を順次上記キャパ
シタアレイの各キャパシタに書き込ませる第1のシフト
レジスタと、上記読み出しスイッチ群を制御して順次上
記キャパシタアレイの各キャパシタから書き込んだ信号
を読み出させる第2のシフトレジスタと、上記第1のシ
フトレジスタと第2のシフトレジスタのタイミングを制
御するシフトコントロールとを備えたことを特徴とする
アナログバリアブルディレイ。An input amplifier that amplifies an input analog signal, a capacitor array that sequentially stores the output of the input amplifier, a group of write switches connected to each capacitor that controls writing to each capacitor in the capacitor array, and the capacitor array. a group of read switches connected to each capacitor that controls reading from each capacitor of the capacitor array, an output amplifier that amplifies and outputs the signal read from each capacitor of the capacitor array, and an output amplifier that controls the write switch group and connects to the input amplifier. a first shift register that sequentially writes the output of the above to each capacitor of the capacitor array; a second shift register that controls the readout switch group to sequentially read the written signal from each capacitor of the capacitor array; An analog variable delay comprising a shift control for controlling the timing of the first shift register and the second shift register.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1338503A JPH03201617A (en) | 1989-12-28 | 1989-12-28 | Analog variable delay |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1338503A JPH03201617A (en) | 1989-12-28 | 1989-12-28 | Analog variable delay |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03201617A true JPH03201617A (en) | 1991-09-03 |
Family
ID=18318772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1338503A Pending JPH03201617A (en) | 1989-12-28 | 1989-12-28 | Analog variable delay |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03201617A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6061279A (en) * | 1998-03-11 | 2000-05-09 | Yamaha Corporation | Delay circuit for analog signals |
JP2003093385A (en) * | 2001-07-31 | 2003-04-02 | Koninkl Philips Electronics Nv | Beam forming system using analog random access memory |
-
1989
- 1989-12-28 JP JP1338503A patent/JPH03201617A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6061279A (en) * | 1998-03-11 | 2000-05-09 | Yamaha Corporation | Delay circuit for analog signals |
JP2003093385A (en) * | 2001-07-31 | 2003-04-02 | Koninkl Philips Electronics Nv | Beam forming system using analog random access memory |
JP4510360B2 (en) * | 2001-07-31 | 2010-07-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Beam shaping system using analog random access memory |
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