JPS58141025A - Signal processing circuit - Google Patents

Abstract

PURPOSE:To simplify a device, by making the number of set data in the 1st storage means different from that of the 2nd storage means, equalizing the number of data used for single product/sum arithmetic of the 1st arithmetic means to that of the 2nd arithmetic means, and using means for controlling data writing and reading operation in common. CONSTITUTION:Without reference to normal conversion or reverse conversion, one address controller 5 and one WE controller 9 performs access control over an RAM4. Further, an ROM60a wherein impulse response data for the normal conversion is set and an ROM60b wherein impulse response data for the reverse conversion is set are provided to allow one address controller 7 to perform acess control over those ROMs 60a and 60b without reference to the normal or reverse conversion.

Description

【発明の詳細な説明】 この発明は、信号処理回路に関し、特にたとえばある標
本化周波数で標本化されたディジタル信号をその標本化
周波数とは興なる標本化周波数で標本化されるディジタ
ル信号に変換するための信号処理回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal processing circuit, and particularly to a signal processing circuit that converts a digital signal sampled at a certain sampling frequency into a digital signal sampled at a sampling frequency different from the sampling frequency. This invention relates to a signal processing circuit for processing.

文　　“Ａ　　　ｄｌｇｌｔａｌ　　　ｓｉｇｎａｌ　
　　ｐｒｏｃｓｓｓｌｎｇａｐｐｒｏａｃｈ　　ｔｏ　
　Ｉｎｔｅｒｐｏｌａｔｉｏｎ″　（Ｐｒｏｃ、ＨＦ２
゜ｖｏｌ　　、６１．Ｐ、６９２−７０２．Ｊｕｎｅ　
、１９７３）に示されているように原理的にはディジタ
ルローパスフィルタで実現される。Sentence “A dlgltal signal
procssslngapproach to
Interpolation'' (Proc, HF2
゜vol, 61. P, 692-702. June
, 1973), this can be realized in principle with a digital low-pass filter.

第１図は標本化周波数変換器の概念を示すブロック図で
ある。図において、入力端子２には、ｔｌなる周波数で
標本化されたディジタル信号Ｘ（ｎ＞が入力される。こ
のディジタル信号ｘ（ｎ）は標本化周波数変換器１に与
えられる。この標本化周波数変換器１はインパルス応答
ｈ（ｎ）を有するディジタルローパスフィルタを含む。FIG. 1 is a block diagram showing the concept of a sampling frequency converter. In the figure, a digital signal X(n>) sampled at a frequency tl is input to an input terminal 2. This digital signal x(n) is given to a sampling frequency converter 1. This sampling frequency Transducer 1 includes a digital low-pass filter with impulse response h(n).

標本化周波数変換１１は入力されたディジタル信号Ｘ（
ｎ　）の標本化周波数を変換し、周波数ｆ２（−ｆｌ）
なる周波数で標本化されたディジタル信号Ｖ（ｎ）を出
力し出力端子３に与える。ここで、ｆｌ：ｆ２−Ｍ：Ｌ
（Ｍ、Ｌは自然数）とすると、上述のような標本化周波
数の変換を与えるインパルス応答ｈ（ｎ）の実現法の１
つとしてＦＩＲ（Ｆ　１ｎｌｔｅ　　　Ｉ　ｍｐｕｌｓ
ｅ　　Ｒｅｓｐｏｎｓｅ　）フィルタと呼ばれるものが
ある。これは、 で表わされる有限点のインパルス応答で表現される。な
お、ｈｎの値の求め方は種々のものが公知であるが、−
例として次式（１）のものがある。The sampling frequency conversion 11 converts the input digital signal X(
Convert the sampling frequency of n) to frequency f2(-fl)
A digital signal V(n) sampled at a frequency is outputted and applied to the output terminal 3. Here, fl:f2-M:L
(M, L are natural numbers), one of the methods for realizing the impulse response h(n) that gives the conversion of the sampling frequency as described above.
As one FIR (F1nlte I mpuls)
There is something called an eResponse) filter. This is expressed as a finite point impulse response, denoted by . Note that various methods of determining the value of hn are known, but -
An example is the following formula (1).

なお、（１）式においてＦＣはフィルタのカットオフ周
波数をフィルタのインパルス応答ｈ（ｎ）の標本化周波
数（−Ｌ　ｆｌ−Ｍ　ｆ２＞で正規化した値である。Note that in equation (1), FC is a value obtained by normalizing the cutoff frequency of the filter by the sampling frequency (-L fl -M f2>) of the impulse response h(n) of the filter.

上述のようなインパルス応答ｈ（ｎ）に対して、第１図
の出力ディジタル信号Ｙ（ｎ）と入力ディジタル信号ｘ
（ｎ）との関係は次式（２）で示さ・・・　（２） ここで、上述の（２）式におけるＮ、！５よび−２は、
それぞれ、次式（３）および（４）で表わされる。For the impulse response h(n) as described above, the output digital signal Y(n) and the input digital signal x in FIG.
The relationship with (n) is shown by the following equation (2)... (2) Here, N in the above equation (2),! 5 and -2 are
They are expressed by the following equations (3) and (4), respectively.

・・・（３） ただし、 また、［］υはかっこ内の数値を切上げることを示す記
号であり、［］Ｔは切捨てを示す記号である。...(3) However, []υ is a symbol indicating rounding up the numerical value in parentheses, and []T is a symbol indicating rounding down.

上述の（１）式から明らかなように、標本、化周波数の
変換は乗綽と加算の繰り返しによって実現できる。As is clear from the above equation (1), conversion of sampling frequency can be realized by repeating multiplication and addition.

第２図は標本化周波数変換器をハード的に実現した場合
の概略を示すブロック図である。図において、入力端子
２からはｆｌなる周波数で標本化されたディジタル信号
ｘ（ｎ）が入力される。このディジタル信号ｘ（ｎ）は
ＲＡＭ４に与えられる。ＲＡＭ４には、アドレスコント
ローラ５が接続され、その書込および読出が制御される
。すなわち、アドレスコントローラ５は入力端子２から
入力されるディジタル信号×　（ｎ）をリアルタイムで
書込むとともに、ＲＡＭ４に記憶された複数個のデータ
を高速で読出す。したがって、ＲＡＭ４の読出出力はデ
ィジタル信号ｘ（ｎ）が時間軸方向に圧縮されたものと
なる。ＲＡＭ４の出力は累積器８の一方入力に与えられ
る。FIG. 2 is a block diagram schematically showing a hardware implementation of the sampling frequency converter. In the figure, a digital signal x(n) sampled at a frequency fl is input from an input terminal 2. This digital signal x(n) is given to RAM4. An address controller 5 is connected to the RAM 4 and controls writing and reading thereof. That is, the address controller 5 writes the digital signal x (n) input from the input terminal 2 in real time, and reads out a plurality of pieces of data stored in the RAM 4 at high speed. Therefore, the read output of the RAM 4 is the digital signal x(n) compressed in the time axis direction. The output of RAM 4 is given to one input of accumulator 8.

一方、ＲＯＭ６には、前述した有限点のインパルス応答
データｈ（ｎ）が予め設定される。ＲＯＭ６には、アド
レスコントローラ７が接続され、その読出が制御される
。ＲＯＭ６の続出出力は、累積！Ｉ８の他方入力に与え
られる。この累積器８は前述の（２）式の演算を行ない
、ｆ２なる周波数で標本化されたディジタル信号ｙ（ｎ
）を出力し出力端４３に与える。On the other hand, the finite point impulse response data h(n) described above is set in the ROM 6 in advance. An address controller 7 is connected to the ROM 6 and controls reading thereof. The continuous output of ROM6 is cumulative! It is given to the other input of I8. This accumulator 8 calculates the above-mentioned equation (2) and receives the digital signal y(n
) is output and given to the output terminal 43.

第３図はこの発明の背景となる従来の標本化周波数変換
器の一例を示すブロック図である。なお、この第３図の
標本化周波数変換器では、ｆｌなる周波数で標本化され
たディジタル信号×　（ｎ）をｆ２なる周波数で標本化
されたディジタル信号ｙ（ｎ）に変換（以下正変換と称
す）できるとともに、ｆ２なる周波数で標本化されたデ
ィジタル信号ｙ（ｎ）をｆｌなる周波数で標本化された
ディジタル信号×　（ｎ）に変換（以下逆変換と称す）
することができる。FIG. 3 is a block diagram showing an example of a conventional sampling frequency converter which is the background of the present invention. The sampling frequency converter shown in Fig. 3 converts the digital signal x (n) sampled at the frequency fl into the digital signal y(n) sampled at the frequency f2 (hereinafter referred to as positive conversion). At the same time, the digital signal y(n) sampled at the frequency f2 is converted into the digital signal x (n) sampled at the frequency fl (hereinafter referred to as inverse transformation).
can do.

構成において、ＲＡ〜１４は正変換用のＷＥ（Ｗｒｌｔ
ｅ　　Ｅｎａｂｌｅ　）　：）ントローラ９ａと逆変換
用のＷＥシコンローラ９ｂとによってその書込および読
出のタイミングが制御される。また、ＲＡＭ４は正変換
用のアドレスコントローラ５ａと逆変換用のアドレスコ
ントローラ５ｂとによってその書込あるいは読出のアド
レス指定が行なわれる。In the configuration, RA~14 is a WE for forward conversion (Wrlt
The writing and reading timings are controlled by the controller 9a and the WE controller 9b for inverse conversion. The RAM 4 is addressed for writing or reading by an address controller 5a for forward conversion and an address controller 5b for reverse conversion.

ＷＥコントローラ９ａおよび９ｂとＲＡＭ４との間には
セレクタ１１が介挿される。同様に、アドレスコントロ
ーラ５ａおよび５ｂとＲＡＭ４との闇にはセレクタ１０
が介挿される。これらセレクタ１０および１１には、切
替信号入力端子１３から切替信号が与えられる。すなわ
ち、第３図に示す標本化周波数変換器が正変換を行なう
場合、ＲＡＭ４はＷＥコントローラ９ａおよびアドレス
コントローラ５ａによってそのアクセスが制御される。A selector 11 is inserted between the WE controllers 9a and 9b and the RAM 4. Similarly, the selector 10 is located between the address controllers 5a and 5b and the RAM 4.
is inserted. A switching signal is applied to these selectors 10 and 11 from a switching signal input terminal 13. That is, when the sampling frequency converter shown in FIG. 3 performs forward conversion, access to the RAM 4 is controlled by the WE controller 9a and the address controller 5a.

しかし、逆変換を行なう場合、ＲＡＭ４はＷＥシコンロ
ーラ９ｂおよびアドレスコント０−５５ｂによってその
アクセスが制御される。ＲＡＭ４の続出出力は累積器８
に与えられる。However, when performing reverse conversion, access to the RAM 4 is controlled by the WE controller 9b and address controllers 0-55b. The successive output of RAM4 is sent to accumulator 8.
given to.

一方、正変換および逆変換を行なう目的で、２つのＲＯ
Ｍ６ａおよび６ｂが設けられる。ＲＯＭ６ａは正変換用
のＲＯＭであり、たとえば第４図（ａ　）に示すような
正変換用のインパルス応答データが予め設定される。ま
た、ＲＯＭ６ｂは逆変換用のＲＯＭであり、たとえば第
４図（ｂ）に示すような逆変換用のインパルス応答デー
タが予め設定される。ＲＯＭ６ａには、アドレスコント
ローラ７ａが接続され、その読出がＩＩＩＩＩｌされる
。また、ＲＯＭ６ｂには、アドレスコントローラ７ｂが
接続され、その読出が制御される。ＲＯＭ　６ａおよび
６ｂの出力はセレクタ１２に与えられる。On the other hand, for the purpose of forward and inverse transformation, two RO
M6a and 6b are provided. The ROM 6a is a ROM for normal conversion, and impulse response data for normal conversion as shown in FIG. 4(a), for example, is set in advance. Further, the ROM 6b is a ROM for inverse conversion, and impulse response data for inverse conversion as shown in FIG. 4(b), for example, is set in advance. An address controller 7a is connected to the ROM 6a, and its readout is performed in a timely manner. Further, an address controller 7b is connected to the ROM 6b, and its reading is controlled. The outputs of ROMs 6a and 6b are provided to selector 12.

このセレクタ１２には、上述の切替信号入力端子１３か
ら切替信号が与えられる。すなわち、正変換を行なう場
合ＲＯＭ６ａの読出出力が累積８８に与えられる。しか
し、逆変換を行なう場合はＲＯＭ６ｂの読出出力が累積
器８に与えられる。A switching signal is applied to this selector 12 from the switching signal input terminal 13 described above. That is, when performing forward conversion, the readout output of the ROM 6a is given to the accumulator 88. However, when inverse conversion is performed, the readout output of the ROM 6b is given to the accumulator 8.

第４図（ａ　）および（ｂ）は、それぞれ、第３図に示
すＲＯＭ６ａおよび６ｂの記憶領域を示す図解図である
。図において、ＲＯＭ６ａには、Ｎ個の正変換用のイン
パルス応答データが予め設定される。また、ＲＯＭ６ｂ
には、逆変換用のＮ個のインパルス応答データが予め設
定される。FIGS. 4(a) and 4(b) are illustrative views showing storage areas of the ROMs 6a and 6b shown in FIG. 3, respectively. In the figure, N pieces of impulse response data for normal conversion are preset in the ROM 6a. Also, ROM6b
N pieces of impulse response data for inverse transformation are set in advance.

第５図は第３図に示す標本化周波数変換器の動作を説゛
明するためのタイムチャートである。以下、第３図ない
し第５図を参照して従来の一標本化周波数変換器の動作
について説明する。FIG. 5 is a time chart for explaining the operation of the sampling frequency converter shown in FIG. 3. The operation of the conventional single-sampling frequency converter will be described below with reference to FIGS. 3 to 5.

まず、累積器８は標本化周波数の１周期の間に１サンプ
ルの累積演算を行なわなければならない。First, the accumulator 8 must perform an accumulation operation for one sample during one period of the sampling frequency.

そして、その１サンプルの変換に必要なデータの個数猛
前述の第（２）ないし第（４）式からΔ−−１２−１１
個となる。したがって、標本化周波数の１周期の間にＲ
ＡＭ４からは６１個のデータが読出される。また、ＲＯ
Ｍ６ａあるいは６ｂがら６１個のインパルス応答データ
が読出される。The number of data required to convert one sample is Δ−12−11 from equations (2) to (4) above.
Become an individual. Therefore, during one period of the sampling frequency R
61 pieces of data are read from AM4. Also, R.O.
61 impulse response data are read from M6a or 6b.

そのために、アドレスコントローラ５ａあるいは５ｂは
ＲＡＭ４に対し、ＡＡｏないしＡ　Ａ、、、のアドレス
を順次指定する。ここで、ＷＥコントローラ９ａあるい
は９ｂから出力されるＷＥ信号はハイレベルのときにＲ
ＡＭ４を読出モードとし、ローレベルのときにＲＡＭ４
をライトモードととする。したがって、第５図に示すよ
うに、ＡＡ。For this purpose, the address controller 5a or 5b sequentially specifies addresses AAo to AA, . . . to the RAM 4. Here, when the WE signal output from the WE controller 9a or 9b is at high level, R
Set AM4 to read mode, and when it is low level, RAM4
Let's say it's light mode. Therefore, as shown in FIG.

ないしＡＡ、ニー、のアドレスが指定されているときＷ
Ｅｍ号はハイレベルとなっている。When an address of AA or Knee is specified, W
The Em issue is at a high level.

一方、上述のＲＡＭ４の読出のためのアドレス指定に同
期してＲＯＭ６ａあるいは６ｂの読出のためのアドレス
指定が行なわれる。すなわち、アドレスコントローラ７
ａあるいは７ｂはＲＯＭ６ａあるいは６ｂから６１個の
データを出力させるために、ＯＡｏないしＯＡ　　　　
のアドレスを指Ａ抗／１ 定する。On the other hand, in synchronization with the above-mentioned addressing for reading from RAM 4, addressing for reading from ROM 6a or 6b is performed. That is, the address controller 7
a or 7b is OAo or OA in order to output 61 pieces of data from ROM6a or 6b.
Specify the address of A/1.

累積器８はＲＡＭ４から読出される原データとＲＯＭ６
ａあるいは６ｂから読出されるインパルス応答データと
を順次乗算しさらに累積する。そして、６１個のデータ
の累積が終了すると、その結果を出力端子３に出力する
。これで、１サンプル分の変換が終了する。The accumulator 8 collects the original data read from the RAM 4 and the ROM 6.
The impulse response data read from a or 6b are sequentially multiplied and further accumulated. When the accumulation of 61 pieces of data is completed, the result is outputted to the output terminal 3. This completes the conversion for one sample.

続いて、第５図に示すようにＷＥ信号がローレベルとな
り、ＲＡＭ４のアドレスＡＡ　　　が指定１４ される。そして、この指定されたアドレスに入力端子２
からのディジタル信号の１サンプル分のデータが書込ま
れる。以後、標本化周波数の１周期が続いている場合は
、たとえば累積器８の演算機能が停止され、標本化周波
数変換のための演算は何ら行なわれない。以後、標本化
周波数の１周期ごとに上述の動作が練り返して行なわれ
出力端子３からは標本化周波数の変換されたディジタル
信号が連続して出力される。Subsequently, as shown in FIG. 5, the WE signal becomes low level, and the address AA of the RAM 4 is specified. Then, input terminal 2 is input to this specified address.
Data for one sample of the digital signal from is written. Thereafter, if one cycle of the sampling frequency continues, for example, the calculation function of the accumulator 8 is stopped, and no calculation for sampling frequency conversion is performed. Thereafter, the above-described operation is repeated every cycle of the sampling frequency, and a digital signal whose sampling frequency has been converted is continuously outputted from the output terminal 3.

次に、第３図に示す標本化周波数変換器の欠点ないし問
題点について説明する。第３図の標本化周波数変換器で
は、標本化周波数の正変換および逆変換が行なえるが、
そのために正変換用のアクセス制御回路と逆変換用のア
クセス制御回路とが必要になる。具体的には、ＲＡＭ４
のアクセス制御のために正変換用と逆変換用との２つの
ＷＥコントローラ９ａおよび９ｂと、２つのアドレスコ
ントローラ５ａおよび５ｂとが必要になる。また、ＲＯ
Ｍ６ａおよび６ｂのそれぞれのアクセス制御のために２
つのアドレスコントローラ７ａおよび７ｂが必要になる
。このように、正変換と逆変換とのアクセス制御が共通
化できないのは、ＲＯＭ６ａおよび６ｂに設定されるデ
ータの個数およびその設定順序に起因している。このこ
とを具体的な数値を例にあげて説明する。まず、Ｆｌ：
Ｆ２−Ｍ　：　Ｌの関係において、Ｍ−８，Ｌ−７とす
る。Next, the drawbacks or problems of the sampling frequency converter shown in FIG. 3 will be explained. The sampling frequency converter shown in Fig. 3 can perform forward and inverse conversion of the sampling frequency.
For this purpose, an access control circuit for forward conversion and an access control circuit for reverse conversion are required. Specifically, RAM4
For access control, two WE controllers 9a and 9b, one for forward conversion and one for reverse conversion, and two address controllers 5a and 5b are required. Also, R.O.
2 for access control of each of M6a and 6b.
Two address controllers 7a and 7b are required. The reason why the access control for forward conversion and inverse conversion cannot be shared in this way is due to the number of data set in the ROMs 6a and 6b and the order in which they are set. This will be explained using specific numerical values as an example. First, Fl:
F2-M: In relation to L, M-8 and L-7.

また、ＲＯＭ６ａおよび６ｂに設定されるインパルス応
答データの個数Ｎ個を１０２４個とする。Further, it is assumed that the number N of impulse response data set in the ROMs 6a and 6b is 1024 pieces.

ここで、１回の累積演算のために必要なデータ個数Δ−
は、正変換の場合Δｍ−Ｎ／Ｌとなり、逆変換の場合Δ
ｒ＊−Ｎ／Ｍとなる。このことから明らかなように、正
変換と逆変換とではΔ−の数が明らかに異なる。したが
って、１サンプルの累積演算のためにＲＡＭ４から読出
すべきデータの数が正変換と逆変換とで異なり、２系統
のアクセス制御が必要となる。また、逆変換の場合はΔ
鋤−１０２４／８−１２８と割り切れるが、正変換の場
合はΔ−−１０２４／７−１４６．・・・と割り切れな
い。したがって、正変換の場合Δ−は１４６あるいは１
４７の２通りの値をとる。このことが、さらにアクセス
制御の共通化の妨げとなる。Here, the number of data required for one accumulation operation Δ−
is Δm-N/L for forward transformation, and Δm-N/L for inverse transformation.
It becomes r*-N/M. As is clear from this, the number of Δ- is clearly different between the forward transformation and the inverse transformation. Therefore, the number of data to be read from the RAM 4 for one-sample cumulative calculation is different between forward conversion and inverse conversion, and two systems of access control are required. Also, in the case of inverse transformation, Δ
Plow is divisible by -1024/8-128, but in the case of positive conversion, it is Δ-1024/7-146. It cannot be divided into... Therefore, in the case of positive transformation, Δ- is 146 or 1
It takes two values of 47. This further impedes standardization of access control.

一方、第５図に示されるＲＯＭ６ａあるいは６ｂのアド
レス指定において、 ΔＡ−ＯＡｔ　−０Ａｏ　−””−ＯＡ、−１−ＯＡ、
ｍ−１’とすると、前述の（２）式より１ΔＡｌ−Ｌと
なり、正変換では１ΔＡ１−７となり、逆変換では１Δ
Ａ１−８となる。すなわち、正変換の場合第４図（ａ）
に示すインパルス応答データを７個ごとに読出制御し、
逆変換の場合第４図（ｂ）に示すインパルス応答データ
を８個ごとに続出制御しなければならない。したがうて
、ＲＯＭ６ａおよび６ｂのアクセス制御を個別に行なう
必要がある。On the other hand, in addressing the ROM 6a or 6b shown in FIG. 5, ΔA-OAt -0Ao -""-OA, -1-OA,
If it is m-1', it becomes 1ΔAl-L from the above equation (2), which becomes 1ΔA1-7 in forward transformation, and 1ΔA1-7 in inverse transformation.
It becomes A1-8. In other words, in the case of positive transformation, Fig. 4(a)
Controls reading of the impulse response data shown in every 7 pieces,
In the case of inverse transformation, the impulse response data shown in FIG. 4(b) must be successively output every eight pieces. Therefore, it is necessary to individually control access to the ROMs 6a and 6b.

上述のように、従来の標本化周波数変換器では、正変換
と逆変換とでアクセス制御の共通化を図ることができず
、回路が大形になりてしまうとともに、高価になってし
まうという欠点があった。As mentioned above, conventional sampling frequency converters have the disadvantage that access control cannot be shared between forward and inverse transforms, resulting in large and expensive circuits. was there.

それゆえに、この発明の主たる目的は、上述のような欠
点を解消し得る信号処理回路を提供することである。Therefore, the main object of the present invention is to provide a signal processing circuit that can overcome the above-mentioned drawbacks.

この発明は、要約すれば、第１の標本化周波数あるいは
第１の標本化周波数とは興なる第２の標本化周波数で標
本化された第１あるいは第２のディジタル信号を第２あ
るいは第１のディジタル信号に変換するための信号処理
回路であって、第１のディジタル信号を第２のディジタ
ル信号に変換するための第１の演算手段の１回の積和演
算に用いられるデータ個数と、第２のディジタル信号を
第１のディジタル信号に変換するための第２の演算手段
の１回の積和演算に用いられるデータ個数とを等しくす
るために、第１の標本化周波数と第２の標本化周波数と
の比率に応じて第１の記憶手段の設定データ数と第２の
記憶手段の設定データ数とを異ならせ、積和演算のため
のデータの読出あるいは書込制御を簡略化できるように
したものである。In summary, the present invention provides a first or second digital signal sampled at a first sampling frequency or a second sampling frequency that is different from the first sampling frequency. a signal processing circuit for converting the first digital signal into a second digital signal, the number of data pieces used for one product-sum calculation of the first calculation means for converting the first digital signal into a second digital signal; In order to equalize the number of data pieces used for one product-sum operation of the second calculation means for converting the second digital signal into the first digital signal, the first sampling frequency By changing the number of data set in the first storage means and the number of data set in the second storage means according to the ratio with the sampling frequency, it is possible to simplify data reading or writing control for the product-sum calculation. This is how it was done.

この発明の上述の目的およびその他の目的と特徴は、図
面を参照して行なう以下の詳細な説明から一層明らかと
なろう。The above objects and other objects and features of the present invention will become more apparent from the following detailed description with reference to the drawings.

第６図はこの発明の一実施例を示すブロック図である。FIG. 6 is a block diagram showing one embodiment of the present invention.

構成において、第６図の実施例は以下の点を除いて第３
図の実施例と同様であり、相当する部分には同様の参照
番号を付しその説明を省略する。第６図の実施例の特徴
の１つは、正変換あるいは逆変換にかかわらず、１つの
アドレスコントローラ５および１つのＷＥシコンローラ
９でＲＡＭ４のアクセス制御を行なうようにしたことで
ある。また、第６図の実施例の他の特徴は、正変換用の
インパルス応答データが設定さるＲＯＭ６０ａと逆変換
用のインパルス応答データが設定されるＲＯＭ６０ｂと
を設け、正変換あるいは逆変換にかかわらず、これらＲ
ＯＭ６０ａおよび６０ｂのアクセス制御を１つのアドレ
スコントローラ７で行なうようにしたことである。In configuration, the embodiment of FIG. 6 is similar to the third embodiment except for the following points.
This embodiment is similar to the embodiment shown in the figures, and corresponding parts are given the same reference numerals and their explanations will be omitted. One of the features of the embodiment shown in FIG. 6 is that one address controller 5 and one WE controller 9 control access to the RAM 4, regardless of forward or reverse conversion. Another feature of the embodiment shown in FIG. 6 is that a ROM 60a in which impulse response data for forward conversion is set and a ROM 60b in which impulse response data for inverse conversion are set are provided. , these R
One address controller 7 controls access to the OMs 60a and 60b.

第７図（ａ）は第６図に示すＲＯＭ６０ａの記憶領域を
示す図解図であり、第７図（ｂ）は第６図に示すＲＯＭ
６０ｂの記憶領域を示す図解図である。なお、これら第
７図（ａ　）および（ｂ）では、ｆｌ　：　　ｆ２−８
　：　７の場合のデータ設定例を示している。FIG. 7(a) is an illustrative diagram showing the storage area of the ROM 60a shown in FIG. 6, and FIG. 7(b) is an illustration of the storage area of the ROM 60a shown in FIG.
60b is an illustrative diagram showing a storage area of 60b. In addition, in these FIGS. 7(a) and (b), fl: f2-8
: Shows an example of data settings for case 7.

図において、ＲＯＭ６０ａには７００個のインパルス応
答データが設定される。また、ＲＯＭ６０ｂには８００
個のインパルス応答データが設定される。すなわち、Ｒ
ＯＭ６０ａおよび６０ｂには、従来とは興なり、標本化
周波数の変換比率に応じた異なった個数のインパルス応
答データが設定される。これによって、累積−８が１回
の積和演算（１サンプルに対する積和演算）のために用
いるインパルス応答データの個数Δ■は、正変換あるい
は逆変換にかかわらずΔ■−１００と等しくなる。これ
によって、１回の積和演算のためにＲＡＭ４から読出さ
れるデータの個数は、正変換あるいは逆変換にかかわら
ず毎回１００個となる。In the figure, 700 pieces of impulse response data are set in the ROM 60a. Also, ROM60b has 800
impulse response data are set. That is, R
Different numbers of impulse response data are set in the OMs 60a and 60b in accordance with the conversion ratio of the sampling frequency, unlike the conventional example. As a result, the number of impulse response data Δ■ used for one product-sum calculation (product-sum calculation for one sample) of cumulative -8 becomes equal to Δ■-100 regardless of whether the conversion is forward or inverse. As a result, the number of data items read from the RAM 4 for one product-sum operation is 100 each time, regardless of whether the conversion is forward or inverse.

したがって、ＲＡＭ４のアクセス制御を正変換時と逆変
換時とで共通化することができ、１つ・のアドレスコン
トローラ５および１つのＷＥシコンローラ９でＲＡＭ４
のアクセス制御が行なえる。Therefore, access control of the RAM 4 can be shared between forward conversion and reverse conversion, and one address controller 5 and one WE controller 9 can control access to the RAM 4.
Access control can be performed.

次に、ＲＯＭ６０ａには、１回の積和演算のために用い
られるインパルス応答データ（たとえばｈ＋　　（ｏ）
、　　ｈ、　　（７）、・・・、ｈ、（６Ｅｌ）。Next, the ROM 60a stores impulse response data (for example, h+ (o)
, h, (7),..., h, (6El).

ｈ＋（６９３））が各行ごとにまとめられて設定されて
いる。さらに、各行のインパルス応答データは読出すべ
き順番に配列されて設定されている。h+(693)) are set together for each row. Further, the impulse response data in each row is arranged and set in the order in which they should be read.

同様に、ＲＯＭ６０ｂには、１回の積和演算に用いられ
るインパルス応答データが各行ごとにまとめられて設定
されている。そして、各行のインパルス応答データは読
出すべき順番に配列されて設定されている。このように
ＲＯＭ６０ａ　８よび６０ｂのインパルス応答データの
設定順序を選ぶことによって、ＲＯＭ６０ａおよび６０
ｂのアクセス制−を１つのアドレスコントローラ７で行
なうことができる。すなわち、アドレスコントローラ７
は全く同じタイミングでＲＯＭ６０ａおよび６ｏｂの列
方向のアドレスを更新するとともに、行方向のアドレス
を更新する。なお、列方向および行方向のアドレスはそ
れぞれの最終のアドレスが指定されると、次は先頭のア
ドレスにＩ［帰する。Similarly, impulse response data used for one product-sum operation is set in the ROM 60b, organized for each row. The impulse response data in each row is arranged and set in the order in which they should be read. By selecting the setting order of the impulse response data of ROM60a8 and 60b in this way, ROM60a and 60b
The access control of b can be performed by one address controller 7. That is, the address controller 7
updates the addresses in the column direction of the ROMs 60a and 6ob and updates the addresses in the row direction at exactly the same timing. Note that when the last addresses in the column and row directions are specified, I[returns to the first address.

このような目的で、列方向および行方向の最終のアドレ
スには先頭アドレスへの＊＊を指令する信号が含まれて
もよい。For this purpose, the final address in the column and row directions may include a signal that instructs ** to the first address.

なお、上述した動作以外の他の基本的な動作は第５図に
示すタイムチャートとほぼ同様であり、容易に理解され
るであろうからその説明を省略する。The basic operations other than those described above are almost the same as the time chart shown in FIG. 5 and will be easily understood, so the explanation thereof will be omitted.

以上のように、この発明によれば、第１記憶手段の設定
データ数と第２記一手段の設定データ数とを異ならせ第
１の演算手段の１回の積和演算に用いられるデータ個数
と第２の演算手段の１回の積和演算に用いられるデータ
個数とを等しくするようにしたので、積和演算のための
データの読出あるいは書込制御が従来に比べて非常に簡
単になる。そのため、第１の標本化周波数から第２の標
本化周波数への変換と、第２の標本化周波数から第１の
標本化周波数への変換とでデータの書込あるいは読出制
御のための手段を共通化することができ、装置を簡単か
つ安価にすることができる。As described above, according to the present invention, the number of data set in the first storage means is made different from the number of data set in the second means, so that the number of data pieces used for one product-sum operation of the first calculation means is Since the number of data used for one product-sum calculation by the second calculation means is made equal, reading or writing control of data for the product-sum calculation becomes much easier than before. . Therefore, means for controlling data writing or reading is required by converting the first sampling frequency to the second sampling frequency and converting the second sampling frequency to the first sampling frequency. It can be made common, and the device can be made simple and inexpensive.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はディジタルローパスフィルタを用いて標本化周
波数の変換を行なう場合の概念的な構成を示すブロック
図である。第２図は第１図に示すような標本化周波数変
換器をハード的に構成した一場合の一例を示すブロック
図である。第３図はこの発明の背景となる従来の標本化
周波数−換器の一例を示すブロック図である。第４図（
ａ　）および（ｂ）は、それぞれ、第３図に示すＲＯＭ
６ａおよび６ｂの記憶領域を示す図解図である。第５図
は第３図の装置の動作を説明するためのタイムチャート
である。第６図はこの発明の一実施例を示すブロック図
である。第７図（ａ）および（ｂ）は、それぞれ、第６
図に示すＲＯＭ６０ａおよび６０ｂの記憶領域を示す図
解図である。 図において、２は入力端子、４はＲＡＭ、５および７は
アドレスコントローラ、８は累積器、９はＷＥコントロ
ーラ、１２はセレクタ、６０ａおよびＢｏｂはＲＯＭを
示す。 代理人　葛　野　信　−（外１名）FIG. 1 is a block diagram showing a conceptual configuration when sampling frequency is converted using a digital low-pass filter. FIG. 2 is a block diagram showing an example of a hardware configuration of the sampling frequency converter shown in FIG. FIG. 3 is a block diagram showing an example of a conventional sampling frequency converter which is the background of the present invention. Figure 4 (
a) and (b) are the ROMs shown in Fig. 3, respectively.
FIG. 6 is an illustrative diagram showing storage areas of 6a and 6b. FIG. 5 is a time chart for explaining the operation of the device shown in FIG. FIG. 6 is a block diagram showing one embodiment of the present invention. 7(a) and (b) respectively show the sixth
FIG. 2 is an illustrative diagram showing storage areas of ROMs 60a and 60b shown in the figure. In the figure, 2 is an input terminal, 4 is a RAM, 5 and 7 are address controllers, 8 is an accumulator, 9 is a WE controller, 12 is a selector, and 60a and Bob are ROMs. Agent Shin Kuzuno - (1 other person)

Claims (1)

【特許請求の範囲】 （１）　第１の標本化周波数あるいは前記第１の標本化
周波数とは興なる第２の標本化周波数で標本化された第
１あるいは第２のディジタル信号を前記第２あるいは第
１のディジタル信号に変換するための信号処理回路であ
って、 前記Ｗ４１あるい第２のディジタル信号を入力するため
の入力手段、 前記入力手段から入力される第１あるいは第２のディジ
タル信号が順次的に書込まれ、かつその書込速度よりも
速い速度で読出される記憶圧縮手段、 前記第１のディジタル信号を前記第２のディジタル信号
に変換するための複数のデータが予め設定される第１の
記憶手段、 前記第２のディジタル信号を前記第１のディジタル信号
に変換するための複数のデータが予め設定される第２の
記憶手段、 前記記憶圧縮手段から読出される第１のディジタル信号
と前記第１の記憶手段から読出されるデータとの積和を
演算して前記第１のディジタル信号を前記第２のディジ
タル信号に変換するための第１の演算手段、および 前記記憶圧縮手段から読出される第２のディジタル信号
と前記第２の記憶手段から読出されるデータとの積和を
演算して前記第２のディジタル信号を前記第１のディジ
タル信号に変換するための第２の演算手段を備え、 前記第１の演算手段の１回の積和演算に用いられるデー
タ個数と前記第２の演算手段の１回の積和演算に用いら
れるデータ個数とを等しくするために、前記第１の標本
化周波数と前記第２の標本化周波数との比率に応じて前
記第１の記憶手段の設定データ数と前記第２の記憶手段
の設定データ数とを異ならせたことを特徴とする、信号
処理回路。 （２′）　　前記第１の演算手段による演算および前記
第２の演算手段による演算にかかわらず、前記記憶圧縮
手段からのデータの読出を一定のタイミングで行なう手
段を含む、特許請求の範囲第１墳記載の信号処理回路。 （３）　前記第１あるいは第２の記憶手段からのデータ
の読出のためのアドレス指定がアドレス順次に行なえる
ように前記第１あるいは第２の記憶手段の前記データの
設定順序を選び、前記第１の演算手段による演算および
前記第２の演算手段による演算にかかわらず、前記第１
の記憶一手段および前記第２の記憶手段からのデータの
続出を一定のタイミングで行なう手段を含む、特許請求
の範囲第１項または第２項記載の信号処理回路。[Scope of Claims] (1) A first or second digital signal sampled at a first sampling frequency or a second sampling frequency different from the first sampling frequency is transmitted to the second sampling frequency. Or a signal processing circuit for converting into a first digital signal, an input means for inputting the W41 or the second digital signal, and the first or second digital signal input from the input means. a storage compression means in which a plurality of data are sequentially written and read out at a faster speed than the writing speed; a plurality of data for converting the first digital signal into the second digital signal are set in advance; a first storage means for converting the second digital signal into the first digital signal; a second storage means for presetting a plurality of data for converting the second digital signal into the first digital signal; a first calculation means for converting the first digital signal into the second digital signal by calculating a sum of products of a digital signal and data read from the first storage means; and a first calculation means for converting the first digital signal into the second digital signal; a second digital signal for converting the second digital signal into the first digital signal by calculating the sum of products of the second digital signal read from the second storage means and the data read from the second storage means; In order to equalize the number of data pieces used for one product-sum calculation by the first calculation means and the data number used for one product-sum calculation by the second calculation means, The number of data set in the first storage means and the number of data set in the second storage means are made different depending on the ratio of the first sampling frequency and the second sampling frequency. A signal processing circuit. (2') The first aspect of the present invention includes means for reading data from the storage compression means at a constant timing regardless of the calculation by the first calculation means and the calculation by the second calculation means. Signal processing circuit described in the tomb. (3) Selecting the setting order of the data in the first or second storage means so that addressing for reading data from the first or second storage means can be performed in address order; Regardless of the calculation by the first calculation means and the calculation by the second calculation means, the first calculation means
3. The signal processing circuit according to claim 1, further comprising means for sequentially outputting data from said second storage means and said second storage means at a constant timing.