JP2853203B2 - Audio signal delay device - Google Patents
Audio signal delay deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ音声信号をディジタルデータに変
換し、この変換されたディジタルデータを遅延させて複
数の遅延時間に遅延された遅延ディジタル信号を得、こ
れら複数の遅延ディジタル信号をそれぞれアナログ信号
に変換して複数の遅延されたアナログ音声信号として出
力する音声信号遅延装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention converts an analog audio signal into digital data, delays the converted digital data, and generates a delayed digital signal delayed by a plurality of delay times. The present invention relates to an audio signal delay device for converting the plurality of delayed digital signals into analog signals and outputting the analog signals as a plurality of delayed analog audio signals.
第３図は従来の音声信号遅延装置を示す構成図であ
る。同図において、11,1a〜1cはアナログ音声信号の高
周波成分を取り除く低減フイルタ（以下LPFと称す）、
２はアナログ音声信号をディジタルデータに変換するア
ナログ−デイジタル変換器（以下A/Dコンバータと称
す）、13はディジタルデータを読み出し書き込む単位メ
モリセルを複数備えたメモリ群、14はメモリ群13の複数
の単位メモリセルの中から規則的に、つまり、決められ
た順番に従い１つの単位メモリセルを選択する動作を繰
り返し行い、読み出し書き込みする単位メモリセルの数
を決めるアドレスカウンタ、5a〜5cはディジタルデータ
をアナログ信号に変換するデイジタル−アナログ変換器
（以下D/Aコンバータと称す）、６はメモリ群13の単位
メモリセルの読み出しと書き込みを制御する部分（以下
R/Wコントロール部と称す）、７はメモリ群13の複数の
単位メモリセルの中から選択する単位メモリセルを決定
するアドレス番地制御部、8a〜8cはアナログ音声信号を
出力する出力端子である。FIG. 3 is a configuration diagram showing a conventional audio signal delay device. In the figure, reference numerals 11, 1a to 1c denote reduction filters (hereinafter referred to as LPFs) for removing high-frequency components of analog audio signals,
2, an analog-to-digital converter (hereinafter referred to as an A / D converter) for converting an analog audio signal into digital data; 13, a memory group having a plurality of unit memory cells for reading and writing digital data; An address counter that determines the number of unit memory cells to be read and written by repeating the operation of selecting one unit memory cell regularly from among the unit memory cells, that is, in accordance with a predetermined order, and 5a to 5c are digital data. A digital-analog converter (hereinafter, referred to as a D / A converter) for converting data into an analog signal;
R / W control unit), 7 is an address address control unit that determines a unit memory cell to be selected from a plurality of unit memory cells of the memory group 13, and 8a to 8c are output terminals that output analog audio signals. .
次に動作について説明する。入力されたアナログ音声
信号はLPF11で不必要な高周波成分が取り除かれ、A/Dコ
ンバータ２でディジタルデータに変換後メモリ群13に入
力される。メモリ群13の構成と動作を第４図に示す。メ
モリ群13は複数の単位メモリセルから構成され、アドレ
スカウンタ14によつて単位メモリセルが１つずつ選択さ
れ、それが周期的に繰り返される。アドレスカウンタ14
が選択した１つの単位メモリセルでは、記憶されている
ディジタルデータを読み出して出力し、入力されるディ
ジタルデータを書き込む動作が行われている。すなわ
ち、読み出されるディジタルデータは１周期前のディジ
タルデータとなる。アドレスカウンタ14によつて選択さ
れる単位メモリセルを選択している時間をｔとするとア
ドレスカウンタの１周期の時間ＴはＴ＝ｔ×ｎで表され
る。今読み出されているディジタルデータはＴ時間前に
入力されたものであり、このディジタルデータをD/Aコ
ンバータ5a〜5cでアナログ信号に変換し、LPF1a〜1cで
不必要な高周波成分を取り除いてアナログ音声信号とし
て取り出せば、入力されるアナログ音声信号に対して実
質的に時間Ｔだけ遅れているアナログ音声信号が得られ
ることになる。従って、周期Ｔが音声遅延時間（以下単
に遅延時間と称す）となる。Next, the operation will be described. Unnecessary high frequency components are removed from the input analog audio signal by the LPF 11, converted into digital data by the A / D converter 2, and input to the memory group 13. FIG. 4 shows the configuration and operation of the memory group 13. The memory group 13 is composed of a plurality of unit memory cells, and the unit memory cells are selected one by one by the address counter 14, and this is repeated periodically. Address counter 14
In one selected unit memory cell, the operation of reading and outputting the stored digital data and writing the input digital data is performed. That is, the read digital data is the digital data one cycle before. Assuming that a time during which a unit memory cell selected by the address counter 14 is selected is t, a time T of one cycle of the address counter is represented by T = t × n. The digital data that is being read is input before the time T. This digital data is converted into an analog signal by the D / A converters 5a to 5c, and unnecessary high-frequency components are removed by the LPFs 1a to 1c. If the analog audio signal is extracted, an analog audio signal that is substantially delayed by the time T from the input analog audio signal can be obtained. Therefore, the period T is a voice delay time (hereinafter simply referred to as a delay time).
次に、リバーブ機能について述べる。リバーブとは源
音声信号に遅延時間の異なる複数の遅延音声信号を重ね
ることで残響効果を得るものである。複数の遅延時間を
得るために時間ｔ内にアドレスカウンタ14が選択してい
る単位メモリセルの他に単位メモリセルを複数読み出
す。周期Ｔと時間ｔのメモリ群13の動作を第５図に示
す。時刻τにおいて、アドレスカウンタ14が選択する単
位メモリセルをM1とし、M1を選択している時間ｔにアド
レス番地制御部７によつて２つの単位メモリセルMiとMj
を読み出すとする。このときメモリ群13では単位メモリ
セルM1,Mi,Mjのディジタルデータを読み出した後、単位
メモリセルM1に入力されたディジタルデータを書き込む
という動作がR/Wコントロール部６によつて制御され行
われる。時刻（τ＋ｔ）ではアドレスカウンタ14は単位
メモリセルM2を選択し、時間ｔでM2,Mi+1,Mj+1のデータ
を読み出し、M2に入力されたデータが書き込まれ、時刻
（τ＋Ｔ）で選択される単位メモリセルは１周しM1が選
択され、同じ動作が繰り返される。この場合、選択され
ている単位メモリセルから読み出されているディジタル
データはＴ時間前に入力されたディジタルデータ、他の
２つの単位メモリセルから読み出されているディジタル
データはそれぞれ、Ｔ−（ｉ−１）ｔ Ｔ−（ｊ−１）
ｔ時間前に入力されたディジタルデータとなり、これら
の読み出したディジタルデータをそれぞれD/Aコンバー
タ5a〜5cでアナログ信号に変換しLPF1a〜1cで不必要な
高周波成分を取り除いてアナログ音声信号として出力端
子8a〜8cから取り出せば、入力されるアナログ音声信号
に対して実質的にに対して時間Ｔ、Ｔ−（ｉ−１）ｔ、
Ｔ−（ｊ−１）ｔだけ遅れているアナログ音声信号を得
ることができる。Next, the reverb function will be described. The reverb is to obtain a reverberation effect by superimposing a plurality of delayed audio signals having different delay times on a source audio signal. In order to obtain a plurality of delay times, a plurality of unit memory cells are read in addition to the unit memory cells selected by the address counter 14 within the time t. FIG. 5 shows the operation of the memory group 13 for the period T and the time t. At time τ, the unit memory cell selected by the address counter 14 is set to M 1, and two unit memory cells Mi and Mj are set by the address address control unit 7 at the time t when M 1 is selected.
Is read. At this time, in the memory group 13, the operation of reading the digital data of the unit memory cells M 1 , Mi, and Mj and then writing the digital data input to the unit memory cell M 1 is controlled by the R / W control unit 6. Done. At time (τ + t), the address counter 14 selects the unit memory cell M 2 , reads out the data of M 2 , Mi +1 , and Mj + 1 at time t, writes the data input to M 2 , and writes the data at time (τ + T the unit memory cell selected by) one round and M 1 is selected, the same operation is repeated. In this case, the digital data read from the selected unit memory cell is the digital data input before T time, and the digital data read from the other two unit memory cells are T- ( i-1) t T- (j-1)
It becomes digital data input t time ago, converts these read digital data into analog signals by D / A converters 5a to 5c, removes unnecessary high frequency components by LPFs 1a to 1c, and outputs them as analog audio signals. 8a to 8c, the time T, T- (i-1) t,
An analog audio signal delayed by T- (j-1) t can be obtained.
つまり、異なる３種類の遅延時間が同時に得られる。
以上はM1が選択されている時について述べたが、同じ遅
延時間を得るには単位メモリセルを選択している時間ｔ
内にアドレス番地指定により上記遅延時間に対応するア
ドレス番地のデータを読み出す必要がある。That is, three different types of delay times can be obtained simultaneously.
Above has been described when M 1 is selected, in order to obtain the same delay time has selected unit memory cell time t
It is necessary to read the data of the address corresponding to the delay time by designating the address within.
従来の音声信号遅延装置は以上のように構成されてい
るので、アドレスカウンタによつて１つの単位メモリセ
ルが選択されている時間ｔ内に他の複数の単位メモリセ
ルを読み出さなければならず、アドレス番地制御部や単
位メモリセルの読み出しと書き込みを制御する部分が必
要となり、回路規模が大きくなる。また、読み出し書き
込みの基本動作の回数が多く速い動作速度が要求される
という問題点があつた。Since the conventional audio signal delay device is configured as described above, a plurality of other unit memory cells must be read within the time t during which one unit memory cell is selected by the address counter. An address address control unit and a unit for controlling reading and writing of the unit memory cell are required, and the circuit scale is increased. In addition, there is a problem that the number of basic operations of read / write is large and a high operation speed is required.
本発明は上記のような問題点を解決するためになされ
たもので、回路規模の縮小と動作速度の低減とを実現で
きる音声信号遅延装置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide an audio signal delay device that can realize a reduction in circuit scale and a reduction in operation speed.
本発明に係る音声信号遅延装置は、記憶手段、複数の
出力端、アドレス信号出力手段からなり、記憶手段は、
複数直列に接続されたメモリ群からなると共に、ディジ
タルデータが入力され、メモリ群は、複数の単位メモリ
セルから構成され、入力されるアドレス信号で指定され
る単位メモリセルに対して、記憶されているディジタル
データを外部に出力すると共に、外部より入力されるデ
ィジタルデータを書き込み、複数の出力端は、それぞれ
が各メモリ群の出力に接続され、アドレス信号出力手段
は、各メモリ群に同一のアドレス信号を決められた順番
に、かつ周期的に出力することを特徴とするものであ
る。An audio signal delay device according to the present invention includes a storage unit, a plurality of output terminals, and an address signal output unit.
A plurality of memory groups connected in series and digital data are input. The memory group is composed of a plurality of unit memory cells and is stored and stored in a unit memory cell specified by an input address signal. Digital data is output to the outside, and digital data input from the outside is written. A plurality of output terminals are connected to the outputs of the respective memory groups, and the address signal output means outputs the same address to each memory group. It is characterized in that signals are output in a predetermined order and periodically.
［作用］ 本発明においては、記憶手段が直列に接続される複数
のメモリ群によって構成され、各メモリ群に時系列的に
ディジタルデータが入力され、しかも、アドレス信号出
力手段が各メモリ群の複数の単位メモリセルを決められ
た順番に従いかつ周期的に順次繰り返して選択し、単位
メモリセルからのディジタルデータの読み出し、書き込
みを行わせしめ、記憶手段に入力されたディジタルデー
タに対して異なった遅延時間を有するディジタルデータ
を各メモリ群から出力させる。[Operation] In the present invention, the storage means is constituted by a plurality of memory groups connected in series, digital data is input to each memory group in a time series, and the address signal output means is connected to the plurality of memory groups. Of the unit memory cells in accordance with the determined order and periodically and sequentially repeatedly to read and write the digital data from the unit memory cells, and have different delay times for the digital data inputted to the storage means. Is output from each memory group.
［実施例］ 以下、本発明の一実施例を図について説明する。第１
図は本発明に係る一実施例を示した構成図である。同図
において、第３図と同一部分または相当部分には同一符
号を付する。3a〜3nはそれぞれ入力端子と出力端子とア
ドレス信号入力端子と複数の単位メモリセルとを有する
メモリ群で、初段のメモリ群3aの入力端子がアナログ−
ディジタル変換器（A/Dコンバータ）２の出力端子に接
続されるとともに、各メモリ群3a〜3nの出力端子が次段
のメモリ群3a〜3nの入力端子に接続されて記憶手段を構
成している。Hereinafter, an embodiment of the present invention will be described with reference to the drawings. First
FIG. 1 is a configuration diagram showing one embodiment according to the present invention. 3, the same or corresponding parts as those in FIG. 3 are denoted by the same reference numerals. Reference numerals 3a to 3n denote memory groups each having an input terminal, an output terminal, an address signal input terminal, and a plurality of unit memory cells.
It is connected to the output terminal of the digital converter (A / D converter) 2 and the output terminal of each of the memory groups 3a to 3n is connected to the input terminal of the next memory group 3a to 3n to constitute storage means. I have.
各メモリ群3a〜3nにおいて、各単位メモリセルはアド
レス入力端子に入力されるアドレス信号にて選択される
と、記憶されているディジタルデータを出力端子に読み
出されるとともに入力端子から入力されるディジタルデ
ータに記憶内容が書き換えられる。In each of the memory groups 3a to 3n, when each unit memory cell is selected by an address signal input to an address input terminal, stored digital data is read out to an output terminal and digital data input from an input terminal is read out. Is rewritten.
４は決められた順番に従い、かつ周期的に繰り返すア
ドレス信号を、上記各メモリ群3a〜3nのアドレス信号入
力端子に出力するアドレス信号出力手段で、複数のメモ
リ群3a〜3n全てに対して共通に設けられ、全てのメモリ
群3a〜3nのアドレス信号入力端子に同一のアドレス信号
を出力し、全てのメモリ群3a〜3nにおける複数の単位メ
モリセルを同時に周回して選択するためのアドレスカウ
ンタによって構成されている。Reference numeral 4 denotes an address signal output means for outputting an address signal which repeats in a predetermined order and periodically repeats to an address signal input terminal of each of the memory groups 3a to 3n, which is common to all of the plurality of memory groups 3a to 3n. The same address signal is output to the address signal input terminals of all the memory groups 3a to 3n, and a plurality of unit memory cells in all the memory groups 3a to 3n are simultaneously circulated and selected by an address counter. It is configured.
5a〜5cはそれぞれが上記複数のメモリ群3a〜3nのうち
のいずれか１つでかつ互いに異なるメモリ群3a〜3nの出
力端子に接続され、接続されたメモリ群3a〜3nから読み
出されたディジタルデータをアナログ信号に変換する複
数のディジタル−アナログ変換器（D/Aコンバータ）で
ある。5a to 5c are each connected to the output terminal of one of the plurality of memory groups 3a to 3n and the memory groups 3a to 3n different from each other, and are read from the connected memory groups 3a to 3n. There are a plurality of digital-analog converters (D / A converters) that convert digital data into analog signals.
次に動作について説明する。入力されるアナログ音声
信号は不必要な高周波成分をLPF11で取り除かれ、A/Dコ
ンバータ２でディジタルデータに変換後、記憶手段を構
成する初段のメモリ群3aの入力端子に入力される。メモ
リ群3a〜3nはそれぞれ複数の単位メモリセルから構成さ
れ、共通のアドレスカウンタ４によつて単位メモリセル
が１つずつ選択され、それが周期的に繰り返される。第
２図に単位メモリセルが選択されている時間の動作を示
す。１つのメモリ群で見ると、アドレスカウンタ４が選
択した１つの単位メモリセルでは、記憶されているディ
ジタルデータを読み出して出力し、入力されるディジタ
ルデータを書き込む動作が行われているので、読み出さ
れるディジタルデータは１周期前のディジタルデータと
なる。また、複数のメモリ群3a〜3nは各メモリ群3a〜3n
の出力端子が次段のメモリ群3a〜3nの入力端子に接続さ
れているので、メモリ群3a〜3nから読み出されるディジ
タルデータは次段のメモリ群3a〜3nに入力される。つま
り、メモリ群3a〜3nには、ディジタルデータが時系列的
に入力されることになる。Next, the operation will be described. Unnecessary high-frequency components are removed from the input analog audio signal by the LPF 11, converted into digital data by the A / D converter 2, and then input to the input terminal of the first-stage memory group 3a constituting storage means. Each of the memory groups 3a to 3n is composed of a plurality of unit memory cells, and the unit memory cells are selected one by one by a common address counter 4, and this is repeated periodically. FIG. 2 shows the operation when the unit memory cell is selected. Looking at one memory group, one unit memory cell selected by the address counter 4 reads out and outputs stored digital data and writes input digital data. The digital data is digital data one cycle before. Further, the plurality of memory groups 3a to 3n correspond to the respective memory groups 3a to 3n.
Is connected to the input terminals of the next-stage memory groups 3a to 3n, so that the digital data read from the memory groups 3a to 3n is input to the next-stage memory groups 3a to 3n. That is, digital data is input to the memory groups 3a to 3n in time series.
アドレスカウンタ４は全てのメモリ群3a〜3nに対して
同じアドレス信号を与えているため、メモリ群3a〜3nに
おいて、単位メモリセルを選択している時間は同じであ
る。Since the address counter 4 applies the same address signal to all the memory groups 3a to 3n, the time during which the unit memory cells are selected in the memory groups 3a to 3n is the same.
今、各メモリ群3a〜3nにおける単位メモリセルの数を
ｎとし、アドレスカウンタ４によって１つの単位メモリ
セルを選択している時間をｔとすると、ｋ段目のメモリ
群3a〜3nの出力を選択したときの遅延時間Tkは、Tk＝ｋ
×Ｔ＝ｋ×（ｎ×ｔ）で表される。従って、各メモリ群
3a〜3nの出力は全て異なつた遅延時間のデータを出力
し、ｋの値が大きくなる、つまり後段のメモリ群3a〜3n
ほど遅延時間の長いディジタルデータを出力する。した
がつて、メモリ群3a〜3nの出力を複数同時に取り出すこ
とで異なつた遅延時間のディジタルデータを複数得るこ
とができる。遅延されたディジタルデータはそれぞれ、
D/Aコンバータ5a〜5cでアナログ信号に変換し、LPF1a〜
1cで不必要な高周波成分を取り除き出力端子8a〜8cで遅
延アナログ音声信号として出力する。Now, assuming that the number of unit memory cells in each of the memory groups 3a to 3n is n and the time during which one unit memory cell is selected by the address counter 4 is t, the output of the k-th memory group 3a to 3n is The delay time Tk when selected is Tk = k
× T = k × (n × t). Therefore, each memory group
The outputs of 3a to 3n all output data with different delay times, and the value of k increases, that is, the subsequent memory groups 3a to 3n
Digital data with a longer delay time is output. Therefore, a plurality of digital data having different delay times can be obtained by simultaneously extracting a plurality of outputs from the memory groups 3a to 3n. The delayed digital data respectively
D / A converters 5a to 5c convert the signals to analog signals,
Unnecessary high-frequency components are removed at 1c and output as delayed analog audio signals at output terminals 8a to 8c.
上記一実施例では、共通のアドレスカウンタ４によっ
て、直列に接続された複数のメモリ群3a〜3nそれぞれに
対して、複数の単位メモリセルの選択を決められた順番
に従い、かつ周期的に順次繰り返して行い、かつ複数の
メモリ群3a〜3nからの出力を同時に取り出して遅延ディ
ジタルデータとして出力しているので、複数の単位メモ
リセルを選択するためのアドレス番地制御部や選択した
単位メモリセルの読み出し書き込みを制御する部分は削
減でき回路規模を縮小することができる。また、第２図
で示すようにアドレスカウンタ４が各メモリ群3a〜3nの
１つの単位メモリセルを選択している時間ｔ内では、選
択された単位メモリセルの内容を読み出し、入力された
ディジタルデータを書き込むだけであるのでアドレスカ
ウンタ４が１つの単位メモリセルを選択している時間ｔ
内では読み出し書き込みの基本動作はそれぞれ１回ずつ
でよく、従来型に比べ要求される基本動作速度はかなり
遅くてすむ。In the above embodiment, the selection of the plurality of unit memory cells is repeatedly performed in a predetermined order and periodically sequentially for each of the plurality of memory groups 3a to 3n connected in series by the common address counter 4. And outputs from the plurality of memory groups 3a to 3n are simultaneously taken out and output as delayed digital data, so that the address address control unit for selecting a plurality of unit memory cells and reading of the selected unit memory cells are performed. The portion for controlling writing can be reduced, and the circuit scale can be reduced. Also, as shown in FIG. 2, during the time t during which the address counter 4 selects one unit memory cell of each of the memory groups 3a to 3n, the contents of the selected unit memory cell are read, and the input digital data is read. The time t during which the address counter 4 selects one unit memory cell because only data is written
In this case, the basic operation of reading and writing only needs to be performed once, and the required basic operation speed is much slower than that of the conventional type.
また、上記一実施例では３種の遅延時間を同時に得る
場合について述べたが、２種以上の遅延時間ならいくら
でもよく、数が多いほど本発明による効果が大きい。Further, in the above-described embodiment, the case where three kinds of delay times are obtained at the same time has been described, but any number of two or more kinds of delay times may be used.
また、上記一実施例においては、メモリ群3a〜3nそれ
ぞれにおける複数の単位メモリセルから１つの単位メモ
リセルを選択するためのアドレス信号出力手段を、複数
のメモリ群3a〜3n全てに対して共通に設けられる１つの
アドレスカウンタによって構成されるものを示したが、
複数のメモリ群3a〜3nそれぞれに対応して設けられ、対
応したメモリ群のアドレス信号入力端子にアドレス信号
を出力する複数のアドレスカウンタによって構成したも
のでも良い。この場合、各アドレスカウンタから出力さ
れるアドレス信号は互いに同期されている必要がある。Further, in the above embodiment, the address signal output means for selecting one unit memory cell from the plurality of unit memory cells in each of the memory groups 3a to 3n is shared by all of the plurality of memory groups 3a to 3n. Shown by one address counter provided in the
It may be constituted by a plurality of address counters provided corresponding to the plurality of memory groups 3a to 3n and outputting address signals to the address signal input terminals of the corresponding memory groups. In this case, the address signals output from each address counter need to be synchronized with each other.
以上のように、本発明によればディジタルデータを遅
延させ、複数の遅延されたディジタルデータを得るため
の記憶手段を、直列に接続される複数のメモリ群にて構
成し、複数のメモリ群のうちの少なくとも二つのメモリ
群の出力端子からディジタルデータを読み出すものと
し、決められた順番に従い、かつ周期的に順次繰り返す
アドレス信号を、記憶手段における各メモリ群のアドレ
ス信号入力端子に出力するアドレス信号出力手段を設け
たものとしたので、複数の単位メモリセルを選択するた
めのアドレス番地制御部や選択した単位メモリセルの読
み出し書き込みを制御する部分は削減でき、回路規模を
縮小することができる。As described above, according to the present invention, the storage means for delaying digital data and obtaining a plurality of delayed digital data is constituted by a plurality of memory groups connected in series. Digital data is read from the output terminals of at least two of the memory groups, and an address signal to be output to an address signal input terminal of each memory group in the storage means in accordance with a predetermined order and periodically repeated. Since the output means is provided, an address and address control unit for selecting a plurality of unit memory cells and a part for controlling reading and writing of the selected unit memory cell can be reduced, and the circuit scale can be reduced.
第１図は本発明に係る一実施例を示した構成図、第２図
は第１図のアドレスカウンタが任意の単位メモリセルを
選択す時間の動作を示した図、第３図は従来の音声信号
遅延装置の一実施例を示した構成図、第４図は第３図の
メモリ群の構成と動作を示した図、第５図は第３図のメ
モリ群の任意の時刻τから１周期の時間の動作を示した
図である。 3a〜3nは複数の単位メモリセルを有すメモリ群、４はア
ドレスカウンタである。 なお、図中、同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing an embodiment according to the present invention, FIG. 2 is a diagram showing the operation of the address counter of FIG. 1 for selecting an arbitrary unit memory cell, and FIG. FIG. 4 is a diagram showing the configuration and operation of the memory group shown in FIG. 3, and FIG. 5 is a diagram showing one example of the audio signal delay device from an arbitrary time τ in the memory group shown in FIG. It is a figure showing operation of time of a cycle. 3a to 3n are memory groups having a plurality of unit memory cells, and 4 is an address counter. In the drawings, the same reference numerals indicate the same or corresponding parts.
フロントページの続き (56)参考文献 特開 昭62−92998（ＪＰ，Ａ) 特開 昭61−24087（ＪＰ，Ａ) 特開 平３−102694（ＪＰ，Ａ) 実開 昭60−56096（ＪＰ，Ｕ) 実開 昭62−51600（ＪＰ，Ｕ) 特公 昭62−48319（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G10K 15/12 G11C 11/30 H03H 17/08 H03H 17/06 653Continuation of the front page (56) References JP-A-62-92998 (JP, A) JP-A-61-24087 (JP, A) JP-A-3-102694 (JP, A) Japanese Utility Model Showa 60-56096 (JP, A) , U) Shokai Sho 62-51600 (JP, U) JP-B Sho 62-48319 (JP, B2) (58) Fields investigated (Int. Cl. 6 , DB name) G10K 15/12 G11C 11/30 H03H 17/08 H03H 17/06 653
Claims (4)
力手段（４）からなる音声信号遅延装置であって、 記憶手段は、複数直列に接続されたメモリ群（３）から
なるとともに、ディジタルデータが入力され、 メモリ群（３）は、複数の単位メモリセルから構成さ
れ、入力されるアドレス信号で指定される単位メモリセ
ルに対して、記憶されているディジタルデータを外部に
出力すると共に、外部より入力されるディジタルデータ
を書き込み、 複数の出力端は、それぞれが各メモリ群（３）の出力に
接続され、 アドレス信号出力手段（４）は、各メモリ群（３）に同
一のアドレス信号を決められた順番に、かつ周期的に出
力することを特徴とする 音声信号遅延装置。An audio signal delay device comprising a storage means, a plurality of output terminals, and an address signal output means (4), wherein the storage means comprises a plurality of serially connected memory groups (3), Data is input, and the memory group (3) is composed of a plurality of unit memory cells, and outputs stored digital data to the outside with respect to a unit memory cell specified by an input address signal. Digital data input from the outside is written. A plurality of output terminals are respectively connected to the outputs of the respective memory groups (3). The address signal output means (4) outputs the same address signal to each of the memory groups (3). The audio signal delay device, which outputs the signals in a predetermined order and periodically.
手段、複数のデジタル−アナログ変換器（５）、複数の
出力端子（８）、アドレス信号出力手段（４）、からな
る音声信号遅延装置であって、 アナログ−ディジタル変喚器（２）は、入力されるアナ
ログ音声信号をディジタルデータに変換し、記憶手段に
出力し、 記憶手段は、複数直列に接続されたメモリ群（３）から
なるとともに、デジタルデータが入力され、 メモリ群（３）は、複数の単位メモリセルから構成さ
れ、入力されるアドレス信号で指定される単位メモリセ
ルに対して、記憶されているディジタルデータを外部に
出力すると共に、外部より入力されるディジタルデータ
を書き込み、 デジタル−アナログ変換器（５）は、メモリ群（３）の
出力にそれぞれ接続され、 出力端子（８）は、デジタル−アナログ変換器（５）の
出力にそれぞれ接続され、 アドレス信号出力手段（４）は、各メモリ群（３）に同
一のアドレス信号を決められた順番に、かつ周期的に出
力することを特徴とする 音声信号遅延装置。2. An audio signal delay comprising an analog-digital converter (2), storage means, a plurality of digital-analog converters (5), a plurality of output terminals (8), and address signal output means (4). An analog-to-digital converter (2) converts an input analog audio signal into digital data and outputs the digital data to storage means, and the storage means comprises a plurality of serially connected memory groups (3). The memory group (3) is composed of a plurality of unit memory cells and externally stores digital data stored in a unit memory cell designated by an input address signal. And a digital-to-analog converter (5) connected to the output of the memory group (3). The terminal (8) is connected to the output of the digital-analog converter (5), and the address signal output means (4) outputs the same address signal to each memory group (3) in a predetermined order and at a predetermined period. An audio signal delay device characterized in that the audio signal is delayed.
ドレスカウンタにより構成されていることを特徴とする 請求項１または請求項２記載の音声信号遅延装置。3. An audio signal delay device according to claim 1, wherein said address signal output means is constituted by a single address counter.
群（３）それぞれに対応して設けられた複数のアドレス
カウンタにより構成され、 各アドレスカウンタから出力されるアドレス信号は互い
に同期されていることを特徴とする 請求項１または請求項２記載の音声信号遅延装置。4. The address signal output means (4) is composed of a plurality of address counters provided for each of the memory groups (3), and the address signals output from each address counter are synchronized with each other. The audio signal delay device according to claim 1 or 2, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243005A JP2853203B2 (en) | 1989-09-19 | 1989-09-19 | Audio signal delay device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243005A JP2853203B2 (en) | 1989-09-19 | 1989-09-19 | Audio signal delay device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105397A JPH03105397A (en) | 1991-05-02 |
| JP2853203B2 true JP2853203B2 (en) | 1999-02-03 |
Family
ID=17097473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243005A Expired - Fee Related JP2853203B2 (en) | 1989-09-19 | 1989-09-19 | Audio signal delay device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853203B2 (en) |
-
1989
- 1989-09-19 JP JP1243005A patent/JP2853203B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03105397A (en) | 1991-05-02 |
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