JPH03201297A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To obtain a device which has a small number of address pointer control signal lines and a small number of elements of address generating circuits by using address pointers which control the address in a delay circuit. CONSTITUTION:Write address pointers 23 to 26 and read address pointers 31 to 34 for address control are used by the delay circuit. In this case, only a write start signal and the clock of the delay circuit are outputted from a write address generating circuit, and only a read start signal and the clock of the delay circuit are outputted from a read address generating circuit. Thus, the number of signal lines is reduced, and the number of output signals is reduced to reduce the number of circuit elements in address generating circuits.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン・ＶＴＲ等の画像信号を取り扱
う装置において、ディジタル信号の画像情報のＩＨデイ
レーラインや時間軸変換に使用する装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a device used for IH delay line or time axis conversion of image information of a digital signal in a device that handles image signals such as a television or VTR.

従来の技術 第２図に、従来の半導体記憶装置を示す。Conventional technology FIG. 2 shows a conventional semiconductor memory device.

１はＮビットの書き込み・読み出し記憶装置（以下メモ
リーと呼ぶ〉への入力信号線である。1 is an input signal line to an N-bit write/read storage device (hereinafter referred to as memory).

２はＮビットのメモリーの出力信号線である。３は信号
の記憶部であり４のメモリセルがＮ（ピッ））　ｘＭ　
（アドレス）個装置された構造となっている。５はメモ
リーの書き込みアドレスを制御する書き込みアドレスポ
インタであり、その出力が６の書き込みアドレス線であ
る６７はメモリーの読み出しアドレスを制御する読み出
しアドレスポインタであり、その出力が８の読み出しア
ドレス線である。１１は書き込みアドレス発生回路であ
り、その出力が９のＭビットの信号線であり、５の書き
込みアドレスポインタに接続されている。2 is an output signal line of an N-bit memory. 3 is a signal storage section, and the memory cell 4 is N (pips)) xM
(Address) It has a structure in which each device is connected. 5 is a write address pointer that controls the memory write address, and its output is the write address line 6. 67 is a read address pointer that controls the memory read address, and its output is the read address line 8. . Reference numeral 11 denotes a write address generation circuit, the output of which is a 9 M-bit signal line, which is connected to the write address pointer 5.

１２は読み出しアドレス発生回路であり、その出力が１
０のＭビットの信号線であり、７の読み出しアドレスポ
インタに接続されている。12 is a read address generation circuit whose output is 1
This is an M-bit signal line of 0, and is connected to the read address pointer of 7.

以下に従来例の動作について説明する。The operation of the conventional example will be explained below.

信号をメモリーに記憶させるには、まず、書き込みアド
レス発生回路■１より、Ｍビットの信号線９のいずれか
に信号を出力する。出力された信号は、アドレスポイン
タ５に入力され、そこから書き込みアドレス線６に書き
込み制御信号が出力されることにより、メモリーの指定
されたアドレスのメモリセルが書き込み可能となる。こ
の状態で、Ｎビットの入力信号線■より信号を入力すれ
ば、メモリセル４に信号を記憶させることができる。To store a signal in the memory, first, the write address generation circuit (1) outputs a signal to one of the M-bit signal lines 9. The output signal is input to the address pointer 5, and a write control signal is output from there to the write address line 6, thereby making it possible to write to the memory cell at the designated address of the memory. In this state, if a signal is input from the N-bit input signal line (2), the signal can be stored in the memory cell 4.

メモリセル４に記憶させた信号を読み出すには、読み出
しアドレス発生回路１２より、Ｎビットの信号線１０の
いずれかに信号を出力する。出力された信号は、アドレ
スポインタ７に入力され、そこから、読み出しアドレス
線８に読み出し制御信号が出力されることにより、メモ
リーの指定されたアドレスのメモリセルが読み出し可能
となる。この状態で、Ｎビットの出力信号線２より、出
力信号を取り出すことができる。To read the signal stored in the memory cell 4, the read address generation circuit 12 outputs a signal to any of the N-bit signal lines 10. The output signal is input to the address pointer 7, and a read control signal is output from there to the read address line 8, so that the memory cell at the designated address of the memory can be read. In this state, an output signal can be taken out from the N-bit output signal line 2.

発明が解決しようとする課題 従来例のように、順次アドレス１からＭまでのメモリセ
ルに信号を書き込み、順次アドレス１からＭまでのメモ
リセルからの信号を読み出す半導体集積回路を実現する
と、アドレス発生回路の回路規模が大きく、かつ、アド
レス発生回路からアドレスポインタまでの信号線が多く
なり、半導体集積回路の面積が増大する。Problems to be Solved by the Invention If we realize a semiconductor integrated circuit that sequentially writes signals to memory cells from addresses 1 to M and sequentially reads signals from memory cells from addresses 1 to M, as in the conventional example, address generation The scale of the circuit is large, and the number of signal lines from the address generation circuit to the address pointer increases, increasing the area of the semiconductor integrated circuit.

課題を解決するための手段 この課題を解決するために、本発明では、遅延回路によ
りアドレスを制御するアドレスポインタを使用して、さ
らに、アドレス発生回路は、アドレスポインタのクロッ
ク信号と書き込み・読み出し開始信号を発生する回路構
成としている。Means for Solving the Problem In order to solve this problem, the present invention uses an address pointer whose address is controlled by a delay circuit, and furthermore, an address generation circuit uses a clock signal of the address pointer and a write/read start. It has a circuit configuration that generates a signal.

作用 遅延回路によりアドレスを制御する書き込みアドレスポ
インタおよび読み出しアドレスポインタを使用すること
により、書き込みアドレス発生回路からの出力は、書き
込み開始信号と前記遅延回路のクロックのみとなり、読
み出しアドレス発生回路からの出力は、読み出し開始信
号と前記遅延回路のクロックのみとなり、信号線が削減
される。By using a write address pointer and a read address pointer whose addresses are controlled by an action delay circuit, the output from the write address generation circuit is only the write start signal and the clock of the delay circuit, and the output from the read address generation circuit is , only the read start signal and the clock for the delay circuit are required, and the number of signal lines is reduced.

また、アドレス発生回路においても、出力信号を減らす
ことにより、回路素子数が削減される。Furthermore, in the address generation circuit, the number of circuit elements can be reduced by reducing the number of output signals.

実施例 第１図に本発明の一実施例を示す。Example FIG. 1 shows an embodiment of the present invention.

１３はメモリーへの入力信号線である。１４はメモリー
の出力信号線である。１５〜２２はメモリセルであり、
１３の入力信号線より入力された信号の記憶を行う。２
３〜２６は書き込みアドレスポインタであり、この出力
である２７〜３０の書き込みアドレス線に信号を出力す
ることにより、メモリセル１５〜２２のうち、指定アド
レスが書き込み可能状態となる。３１〜３４は読み出し
アドレスポインタであり、この出力である３５〜３８の
読み出しアドレス線に信号を出力することにより、メモ
リセル１５〜２２のうち、指定アドレスが読み出し可能
状態となる。書き込みアドレスポインタ２３〜２６は、
書き込みクロック線４０より出力されるクロック信号に
より遅延時間を制御される。４２は書き込みアドレス制
御回路であり、書き込み開始信号を信号線３９より出力
し、書き込みクロック信号を信号線４０より出力し、書
き込みアドレス終端信号を信号線４１より受は取る。４
６は読み出しアドレス制御回路であり、読み出し開始信
号を信号線４３を通して出力し、読み出しクロック信号
を信号線４４を通して出力し、読み出しアドレス終端信
号を信号線４５を通して受は取る。読み出しアドレスポ
インタ３１〜３４は、読み出しクロック線４４より出力
されるクロック信号により遅延時間を制御される。13 is an input signal line to the memory. 14 is a memory output signal line. 15 to 22 are memory cells;
It stores the signals input from the 13 input signal lines. 2
Numerals 3 to 26 are write address pointers, and by outputting signals to write address lines 27 to 30, which are the outputs of these pointers, a designated address among the memory cells 15 to 22 becomes writable. Reference numerals 31 to 34 are read address pointers, and by outputting signals to the read address lines 35 to 38, which are the outputs thereof, a designated address among the memory cells 15 to 22 becomes readable. The write address pointers 23 to 26 are
The delay time is controlled by the clock signal output from the write clock line 40. A write address control circuit 42 outputs a write start signal from a signal line 39, outputs a write clock signal from a signal line 40, and receives a write address termination signal from a signal line 41. 4
A read address control circuit 6 outputs a read start signal through a signal line 43, outputs a read clock signal through a signal line 44, and receives a read address termination signal through a signal line 45. The delay time of the read address pointers 31 to 34 is controlled by a clock signal output from the read clock line 44.

以下に、第１図の実施例の回路動作について説明する。The circuit operation of the embodiment shown in FIG. 1 will be explained below.

まず、書き込みアドレス制御回路４２で発生した書き込
み開始信号は、信号線３９により、書き込みアドレスポ
インタ２３に入力される。アドレスポインタ２３は受は
取った信号を、書き込みクロック線４０のクロック信号
により与えられたタイミングで、２７の書き込みアドレ
ス線に書き込み制御信号を出力し、１５〜１６のＮ個の
アドレス１のメモリセルを書き込み可能状態とする。こ
れにより１３の信号線より、Ｎビットの信号が書き込み
可能となったＮ個のメモリセルに書き込まれ、記憶され
る。First, a write start signal generated by the write address control circuit 42 is input to the write address pointer 23 via the signal line 39. The address pointer 23 receives the received signal and outputs a write control signal to the write address line 27 at the timing given by the clock signal of the write clock line 40, and outputs a write control signal to the N memory cells 15 to 16 at address 1. Make it writable. As a result, an N-bit signal is written to the N memory cells that are now writeable through the 13 signal lines and stored.

２７の書き込みアドレス線に出力された書き込み制御信
号は、２４の書き込みアドレスポインタに入力される。The write control signal output to the write address line 27 is input to the write address pointer 24.

アドレスポインタ２４は、受は取った信号を、書き込み
クロック信号により与えられたタイミングで、２８の書
き込みアドレス線に書き込み制御信号を出力し、１７〜
１８のＮ個のアドレス２のメモリセルを書き込み可能状
態とする。以下同様に、１９〜２ｏのアドレスＭ−１の
Ｎ個のメモリセル、さらに、２１〜２２のアドレスＭの
Ｎ個のメモリセルまで、順次、書き込み可能状態が移動
してゆく。The address pointer 24 receives the received signal and outputs a write control signal to the write address line 28 at the timing given by the write clock signal.
The 18 N memory cells at address 2 are set to a writable state. Similarly, the writable state is sequentially shifted to N memory cells at address M-1 from 19 to 2o, and then to N memory cells at address M from 21 to 22.

読み出し動作も同様に、まず、１５〜１６のアドレス１
のＮ個のメモリセルが読み出し可能状態になり、１４の
信号線より、読み出し可能となったＮ個のメモリセルに
記憶されたＮビットの信号が出力される。そして、順次
、２１〜２２のアドレスＭのＮ個のメモリセルまで読み
出し可能状態が移動してゆく。Similarly, in the read operation, first, address 1 of 15 to 16 is read.
N memory cells become readable, and N-bit signals stored in the readable N memory cells are output from signal line 14. Then, the readable state sequentially moves to N memory cells at addresses M from 21 to 22.

以上の動作により、信号線１３より入力された信号は、
メモリーのアドレス１からアドレスＭまでに順次記憶さ
れる。また、信号線１４がら、メモリーのアドレス１か
らアドレスＭまでに記憶された信号が順次出力される。With the above operation, the signal input from the signal line 13 is
They are stored sequentially from address 1 to address M in the memory. Further, the signals stored in the memory from address 1 to address M are sequentially output from the signal line 14.

なお、書き込みと読み出しは、非同期で行なえる。Note that writing and reading can be performed asynchronously.

発明の効果 以上のように、本発明により、アドレスポインタを制御
する信号線の少ない、かつ、アドレス発生回路の素子数
の少ない、半導体記憶装置が実現できる。Effects of the Invention As described above, according to the present invention, a semiconductor memory device can be realized in which the number of signal lines for controlling address pointers is small and the number of elements in the address generation circuit is small.

また、本発明の実施例では、書き込み動作と読み出し動
作を非同期で行う動作の説明をしたが、書き込みアドレ
ス制御回路を読み出しアドレス制御回路を一種類のクロ
ックで動作させれば、書き込み動作と読み出し動作を同
期させて行なえる。Furthermore, in the embodiments of the present invention, the write operation and the read operation are performed asynchronously, but if the write address control circuit is operated with one type of clock and the read address control circuit is operated with one type of clock, the write operation and read operation can be performed. can be done synchronously.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の一実施例における半導体記憶装置の
回路図、第２図は、従来の半導体記憶装置の回路図であ
る。 ２３〜２６・・・・・・書き込みアドレスポインタ、３
１〜３４・・・・・・読み出しアドレスポインタ、４２
・・・・・・書き込みアドレス制御回路、４６・・・・
・・読み出しアドレス制御回路。FIG. 1 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional semiconductor memory device. 23-26...Write address pointer, 3
1 to 34... Read address pointer, 42
...Write address control circuit, 46...
...Read address control circuit.

Claims (1)

【特許請求の範囲】[Claims] 遅延回路によりアドレスを制御する書き込みアドレスポ
インタ及び読み出しアドレスポインタと、前記アドレス
ポインタへの書き込み・読み出し開始信号と前記遅延回
路のクロック信号とを発生するアドレス制御回路を有し
、書き込み・読み出しを非同期で行なえる半導体記憶装
置。It has a write address pointer and a read address pointer that control addresses by a delay circuit, and an address control circuit that generates a write/read start signal to the address pointer and a clock signal for the delay circuit, and writes and reads asynchronously. Semiconductor storage device that can perform