JPH03102911A - クロック信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、単相クロック信号から出力反転タイミングが
時間的に重ならない２相のクロック信号を生成するクロ
ック信号発生回路に関する。

［従来の技術コ 従来、半導体集積回路（以下、ＬＳＩと呼ぶ）の内部ゲ
ートを駆動するクロック信号は、ＬＳＩの外部又はＬＳ
Ｉ内部の発振回路から供給され、ＬＳＩ内部のゲートを
駆動している。

ところで、シフトレジスタ及びダイナ友ツタ回路等では
、使用される２相クロック信号の立ち上がり及び立ち下
がりのタイ《冫グが一致していると、誤動作を引き起こ
す可能性があるため、従来、２相クロック信号を単相ク
ロック信号から生成する場合、クロック信号の立ち上が
り及び立ち下がりのタイミングが論理的に重ならないよ
うにしている。

第４図は、このような２相クロック信号を生成する従来
のクロック信号発生回路の構成を示す回路図である。ク
ロック信号ＣＬＫは、ＮＯＲゲート１の一方の入力端に
供給されると共に、インバータ３を介してＮＯＲゲート
２の一方の入力端に供給されている。ＮＯＲゲート１の
他方の入力端には、ＮＯＲゲート２の出力が供給され、
ＮＯＲゲート２の他方の入力端には、ＮＯＲゲートｌの
出力が供給されている。ＮＯＲゲー｝１．２は、夫々抵
抗Ｒｌ−Ｒ２及び容量Ｃ１，Ｃ２を駆動して、２相のク
ロック信号φ，φを出力する。

この回路によれば、第５図に示すよろに、タイミングＡ
でクロック信号ＣＬＫが立ち上がると、先ずＮＯＲゲー
ト１の出力であるクロック信号φが立ち下がり、続いて
、このＮＯＲゲート１の出力の立ち下がりを受けてＮＯ
Ｒゲート２の出力であるクロック信号φが立ち上がる。

また、タイミングＢでクロック信号ＣＬＫが立ち下がる
と、先ずＮＯＲゲート２の出力であるクロック信号φが
立ち下がり、続いて、このＮＯＲゲート２の出力の立ち
下がりを受けてＮＯＲゲート１の出力であるクロック信
号φが立ち上がる。

これにより、２相クロック信号の反転タイミングが重な
るのを防止している。

［発明が解決しようとする課題］ しかしながら、上述した従来のクロック信号発生回路で
は、クロックドライバとしてのＮＯＲゲートを構成する
トランジスタの能力によってクロック信号の立ち上がり
時間及び立ち下がり時間が決定されるため、第５図のタ
イミングＣ，Ｄで示すように、ＬＳＩの電源電圧が例え
ばＶＤＤ十ΔＶに変化すると、クロック信号φ，φの立
ち上がり時間及び立ち下がり時間が増加し、クロック信
号φ，φに重なりが生じるという問題点がある。このた
め、従来のクロック信号発生回路では、電源電圧の変動
によってシフトレジスタ及びダイナミック回路等の内部
回路の誤動作が発生するという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
電源電圧の変動によっても２相クロック信号の反転タイ
ミングが重なることがないクロック信号発生回路を提供
することを目的とする。

［課題を解決するための手段コ 本発明に係るクロック信号発生回路は、単相クロック信
号の入力に伴って一方の出力状態が変化すると共に、こ
の出力状態の変化に伴って他方の出力状態が変化するこ
とによって２相のクロック信号を生成する一対のゲート
回路からなるクロツク生成回路と、電源電圧を検出する
検出回路と、この検出回路の検出結果に応じて前記２相
のクロック信号の出力反転タイミングを調整するタイミ
ング調整回路とを具備したことを特徴とする。

［作用コ 本発明によれば、検出回路が電源電圧を検出し、タイミ
ング調整回路がその検出結果に基づいて２相のクロック
信号の出力反転タイミングを調整するので、電源電圧が
変動した場合でも、２相クロック信号の出力反転タイミ
ングが重なるのが防止され、２相クロック信号が供給さ
れる回路に誤動作を生じさせることがない好ましいクロ
ック信号を生成することができる。

［実施例］ 以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係るクロック信号発生
回路の構成を示す回路図である。なお、第１図において
第４図と同一物には同一番号を付し、重複する部分の説
明は省略する。

第１図において、ＮＯＲゲート１，２は、クロック生成
回路を構成する一対のゲート回路である。

ＮＯＲゲート１の出力とＮＯＲゲート２の一方の入力と
の間には、インバータ１１．１２及びトランスファゲー
ト１３の直列回路と、トランスファゲート１４とが並列
に接続されている。また、ＮＯＲゲート２の出力とＮＯ
Ｒゲート１の一方の入力との間には、インバータ１５．
１６及びトランスファゲート１７の直列回路と、トラン
スフγゲート１８とが並列に接続されている。そして、
これらがタイミング調整回路を構成している。

一方、電源ＶＤＤと接地ＧＮＤとの間には、抵抗Ｒ３，
Ｒ４が直列に接続されている。抵抗Ｒ３＋Ｒ４の接続点
の電位Ｖ１は、インバータｌ９に入力され、このインバ
ータ１９の出力は、トランスファゲー｝１４．１８のゲ
ートに供給されると共に、インバータ２０に入力されて
いる。また、インバータ２０の出力は、トランスフＴゲ
ート１３，１７のゲートに供給されている。そして、こ
れら抵抗Ｒ３，Ｒ４及びインバータ１９．２０が検出回
路を構成している。

次にとのよろに構成された本実施例に係るクロック信号
発生回路の動作を、第２図のタイミング図に基づいて説
明する。

電源電圧ｖＤＤを抵抗Ｒ３，Ｒ４で分圧して得られた電
圧ＶＩがインバータ１９のしきい値以下である場合には
、インバータ１９の出力がハイレベル、インバータ２０
の出力がローレベルになるので、トランスファゲー１−
１４．１８がオン、トランスファゲー｝１３．１７がオ
フとなり、ＮＯＲゲート１，２の出力は、トランスファ
ゲート１４，ｌ８を夫々介してＮＯＲゲート２，１の各
一方の入力に接続される。

このため、この場合には、第２図中タイミングＡ．Ｈに
示すように、従来と同様、ＮＯＲゲート１，２のいずれ
か一方の出力の立ち下がり後、直ちに他方の出力が立ち
上がるという動作をＮＯＲゲート１，２が繰り返し、反
転タイミングが重ならない２相クロック信号φ，φが生
成されることになる。

一方、第２図中Ｃ．Ｄで示すように、電源電圧ｖａｎが
ＶＤＤ＋ΔＶに上昇し、電圧Ｖ，がインバータ１９のし
きい値以上になると、インバータ１９の出力がローレベ
ル、インパータ２０の出力がハイレベルになるので、ト
ランスファゲート１４，１８がオフ、トランスフ１ゲー
ト１３．１７がオンとなり、ＮＯＲゲート１，２の出力
は、インバータ１１．１２及びトランスファゲート１３
並びニインハータ１５．１８及びトランスファケートｌ
７を夫々介してＮＯＲゲート２，１の各一方の入力に接
続される。

このため、この場合には、第２図中タイミングＣ，Ｄに
示すように、クロック信号φ，Ｔの立ち上がり時間及び
立ち下がり時間は増加するが、ＮＯＲゲート１．２のい
ずれか一方の出力の立ち下がり後、インバータ１１．１
２又は１５．１６による遅延時間を経た後、これが他方
のゲートに伝達され、その出力が立ち上がる。これによ
り、電源電圧が変動しても反転タイミングが重ならない
２相クロック信号φ，φが生成されることになる。

第３図は、本発明の第２の実施例に係るクロック信号発
生回路の回路図である。

上記実施例では、タイミング調整回路を一対のＮＯＲゲ
ート１，２の出力と入力との間に介挿したが、この実施
例では、ＮＯＲゲート１，２の各出力側に駆動能力の調
整が可能なインバータ２３，２４を設けている。

即ち、ＮＯＲゲート１の出力は、電源ＶＤＤと接地ＧＮ
Ｄとの間に相補対接続されたＰチャネルＭＯＳ｝ランジ
スタ３ｌ及びＮチャネルＭＯＳ｝ランジスタ３２からな
るＣＭＯＳインバータと、Ｐチ＋ネノレＭＯＳトランジ
スタ３３．３４及びＮチャネルＭＯＳ｝ランジスタ３５
，３６からなるＣＭＯＳインバータとに入力されている
。

同様に、ＮＯＲゲート２の出力は、電源ＶＤＤと接地Ｇ
ＮＤとの間に相補対接続されたＰチャネルＭＯＳ｝ラン
ジスタ３７及びＮチャネルＭＯＳトランジスタ３８から
なるＣＭＯＳインバータと、ＰチャネルＭＯＳ｝ランジ
スタ３９，４０及びＮチャネルＭＯＳ｝ランジスタ４１
，４２からなるＣＭＯＳインバータとに入力されている
。

一方、電源Ｖｏｏと接地ＧＮＤとの間に直列接続された
Ｒ５，ＲＥＩと、その分圧出力端に接続された２段のイ
ンバータ２１．２２とにより検出回路が構成されている
。そして、インバータ２１の出力はＰチャネルＭＯＳト
ランジスタ３４．４０のゲートに入力され、インバータ
２２の出力はＮチャネルＭＯＳトランジスタ３５．４１
のゲートに入力・されている。

この回路によれば、電源電圧Ｖ。Ｄを分圧した電圧Ｖ２
がインバータ２１のしきい値以下である場合には、イン
バータ２１の出カはハイレベル、インバータ２？の出力
はローレベルとなるので、トランジスタ３４，３５，４
０．４１が全てオフとなり、クロツク信号φ，φは夫々
トランジスタ３１，３２及びトランジスタ３７．３８に
よってのみ駆動される。

次に電源電圧ｖＤＤが上昇し、電圧Ｖ２がインバータ２
１のしきい値を上回ると、インバータ２１の出力はロー
レベル、インバータ２２の出力はハイレベルになるので
、トランジスタ３４，３５，４０．４１が全てオンとな
り、クロック信号φ，φは夫々トランジスタ３１乃至３
６及びトランジスタ３７乃至４２によって駆動されるこ
とになる。

この場合には、前者よりも駆動能力が向上しているので
、クロック信号φ，φの立ち上がり時間及び立ち下がり
時間が従来よりも速くなり、クロック信号φ，φが互い
に重なるのを防止することができる。

この実施例によれば、クロック信号φ，φのパルス幅を
更に広くすることができるという利点がある。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、上記実施例では電源電圧の検出回路として
抵抗を使用しているが、ＭＯＳトランジスタで構成する
ことも可能である。

［発明の効果コ 以上説明したように、本発明によれば、電源電圧を検出
し、その検出結果に基づいて２相のクロック信号の出力
反転タイミングを調整するので、電源電圧が変動した場
合でも、２相クロック信号の出力反転タイミングが重な
るのを防止することができ、シフトレジスタ及びダイナ
ミック回路等の誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るクロック信号発生
回路の回路図、第２図は同回路の動作を示すタイミング
図、第３図は本発明の第２の実施例に係るクロック信号
発生回路の回路図、第４図は従来のクロック信号発生回
路の回路図、第５図は同回路の動作を示すタイミング図
である。 １，２；ＮＯＲゲート、３，　　１１，　　１２，　　
１５．１８．１９乃至２４；インバータ、１３，１４．
１７，１８；｝ランスファゲート、３１，３３．３４，
３７，３９，４０；ＰチャネルＭＯＳ｝ランジスタ、３
２，３５．３Ｂ，３８，４１．４２；ＮチャネルＭＯＳ
｝ランジスタ、ＲＩ乃至Ｒ６；抵抗、Ｃｔ　ｓ　Ｃ２　
；容量

Claims (1)

【特許請求の範囲】
1. （１）単相クロック信号の入力に伴って一方の出力状態
   が変化すると共に、この出力状態の変化に伴って他方の
   出力状態が変化することによって２相のクロック信号を
   生成する一対のゲート回路からなるクロック生成回路と
   、電源電圧を検出する検出回路と、この検出回路の検出
   結果に応じて前記２相のクロック信号の出力反転タイミ
   ングを調整するタイミング調整回路とを具備したことを
   特徴とするクロック信号発生回路。