JP3093254B2 - クロックドライバ - Google Patents
クロックドライバInfo
- Publication number
- JP3093254B2 JP3093254B2 JP02294278A JP29427890A JP3093254B2 JP 3093254 B2 JP3093254 B2 JP 3093254B2 JP 02294278 A JP02294278 A JP 02294278A JP 29427890 A JP29427890 A JP 29427890A JP 3093254 B2 JP3093254 B2 JP 3093254B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- signals
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に係り、特にダイナミック
ラッチ回路を駆動するのに好適なクロックドライバに関
する。
ラッチ回路を駆動するのに好適なクロックドライバに関
する。
［従来の技術］ 従来の半導体集積回路において、クロック信号に基づ
いて、互いに位相の異なる第１及び第２のクロック信号
を出力するクロックドライバは、例えば第４図に示すよ
うに構成されていた。第４図のクロックドライバ61は、
インバータ回路62と、第１のバッファ回路63と、第１の
ディレイ回路64と、第２のディレイ回路65と、第２のバ
ッファ回路66とを有している。第１のバッファ回路63は
クロック信号と第２のディレイ回路65の出力信号とを入
力信号とし、第１のインバータ回路62はクロック信号を
入力信号とし、第２のバッファ回路66は第１のインバー
タ回路62の出力信号と第１のディレイ回路64の出力信号
とを入力信号とし、第１のディレイ回路64は第１のバッ
ファ回路63の出力信号を入力信号とし、第２のディレイ
回路65は第２のバッファ回路66の出力信号を入力信号と
する。
いて、互いに位相の異なる第１及び第２のクロック信号
を出力するクロックドライバは、例えば第４図に示すよ
うに構成されていた。第４図のクロックドライバ61は、
インバータ回路62と、第１のバッファ回路63と、第１の
ディレイ回路64と、第２のディレイ回路65と、第２のバ
ッファ回路66とを有している。第１のバッファ回路63は
クロック信号と第２のディレイ回路65の出力信号とを入
力信号とし、第１のインバータ回路62はクロック信号を
入力信号とし、第２のバッファ回路66は第１のインバー
タ回路62の出力信号と第１のディレイ回路64の出力信号
とを入力信号とし、第１のディレイ回路64は第１のバッ
ファ回路63の出力信号を入力信号とし、第２のディレイ
回路65は第２のバッファ回路66の出力信号を入力信号と
する。
次に、第４図のクロックドライバ61の動作について説
明する。
明する。
クロックドライバの出力信号であるクロック信号φ１
及びφ２は、例えば、第６図に示すようなダイナミック
ラッチ回路75のラッチ信号として用いられる。
及びφ２は、例えば、第６図に示すようなダイナミック
ラッチ回路75のラッチ信号として用いられる。
先ず、ダイナミックラッチ回路75について説明する。
ダイナミックラッチ回路75は、２個のＮチャンネル型MO
SFET71及び72と、これらＮチャンネル型MOSFET71及び72
の出力側に夫々接続されたインバータ回路73及び74とを
具備する。
ダイナミックラッチ回路75は、２個のＮチャンネル型MO
SFET71及び72と、これらＮチャンネル型MOSFET71及び72
の出力側に夫々接続されたインバータ回路73及び74とを
具備する。
第７図に示すタイミングチャートを参照しながらダイ
ナミックラッチ回路75の動作を説明する。ダイナミック
ラッチ回路75にデータ信号が入力されると、クロック信
号φ１＝“LOW（ローレベル）”で且つクロック信号φ
２＝“HIGH（ハイレベル）”の期間にクロック信号φ１
を入力信号とする第１のＮチャンネル型MOSFET72がオフ
となり、クロック信号φ２を入力信号とする第２のＮチ
ャンネル型MOSFET71がオンとなるため、データ信号はダ
イナミックラッチ回路75の節点76に取り込まれる。次
に、クロック信号φ１＝“HIGH"で且つクロック信号φ
２＝“LOW"となると、第１のＮチャンネル型MOSFET72が
オンとなり、第２のＮチャンネル型MOSFET71がオフとな
るため、ダイナミックラッチ回路75はデータ信号の入力
を一切受け付けず、節点76に取り込まれていたデータを
出力信号として出力する。即ち、データを取り込む期間
とデータを出力する期間を夫々別に設けているためクロ
ック信号φ１とφ２が同時に“HIGH"となることは許さ
れない。
ナミックラッチ回路75の動作を説明する。ダイナミック
ラッチ回路75にデータ信号が入力されると、クロック信
号φ１＝“LOW（ローレベル）”で且つクロック信号φ
２＝“HIGH（ハイレベル）”の期間にクロック信号φ１
を入力信号とする第１のＮチャンネル型MOSFET72がオフ
となり、クロック信号φ２を入力信号とする第２のＮチ
ャンネル型MOSFET71がオンとなるため、データ信号はダ
イナミックラッチ回路75の節点76に取り込まれる。次
に、クロック信号φ１＝“HIGH"で且つクロック信号φ
２＝“LOW"となると、第１のＮチャンネル型MOSFET72が
オンとなり、第２のＮチャンネル型MOSFET71がオフとな
るため、ダイナミックラッチ回路75はデータ信号の入力
を一切受け付けず、節点76に取り込まれていたデータを
出力信号として出力する。即ち、データを取り込む期間
とデータを出力する期間を夫々別に設けているためクロ
ック信号φ１とφ２が同時に“HIGH"となることは許さ
れない。
そこで、第４図のクロックドライバ61では、第５図に
タイミングチャートを示すように、クロック信号φ１お
よびφ２が、夫々同一のディレイ時間値tDを持つ第１及
び第２のディレイ回路64及び65に与えられ、これらディ
レイ回路64及び65によりディレイがかけられた信号が夫
々第１及び第２のバッファ回路63及び66に与えられる。
そして、これらバッファ回路63及び64の出力を夫々クロ
ック信号φ１及びφ２とすることにより、第５図に示す
ようにクロック信号φ１とφ２との間にディレイ回路64
及び65のディレイ時間値tDの分だけ“HIGH"期間のギャ
ップが形成される。
タイミングチャートを示すように、クロック信号φ１お
よびφ２が、夫々同一のディレイ時間値tDを持つ第１及
び第２のディレイ回路64及び65に与えられ、これらディ
レイ回路64及び65によりディレイがかけられた信号が夫
々第１及び第２のバッファ回路63及び66に与えられる。
そして、これらバッファ回路63及び64の出力を夫々クロ
ック信号φ１及びφ２とすることにより、第５図に示す
ようにクロック信号φ１とφ２との間にディレイ回路64
及び65のディレイ時間値tDの分だけ“HIGH"期間のギャ
ップが形成される。
［発明が解決しようとする課題］ 上述した従来のクロックドライバでは、クロックドラ
イバ61から遠いところでのクロック信号φ１及びφ２の
波形は、例えば配線の引き回しなどに起因する配線容量
等のような容量67及び68の影響を受けて、第５図に示す
クロック信号φ１′及びφ２′のようになまってしま
う。前記容量67及び68の値が大きいと第５図の斜線部の
ようにクロック信号φ１′とφ２′とに重なりができて
しまう。このようなクロック信号φ１′及びφ２′を第
８図に示すように、第６図と同様のダイナミックラッチ
回路75のラッチ信号に用いた場合のタイミングチャート
を第９図に示す。第５図に示すクロック信号φ１′とφ
２′との重なりの幅VOVERが、クロック信号φ１′を入
力信号とする第１のＮチャンネル型MOSFET72及びクロッ
ク信号φ２′を入力信号とする第２のＮチャンネル型MO
SFET71の閾値電圧（VTN）を超えると、第１のＮチャン
ネル型MOSFET72と第２のＮチャンネル型MOSFET71が同時
にオンとなる瞬間又は期間ができてしまう。この瞬間又
は期間にデータ入力側からデータ出力側にデータが突き
抜けてしまい第９図に破線で示すようにラッチ回路75の
出力信号が中間レベルもしくは反転した電圧値となって
しまい、この信号を受ける回路が誤動作を起こしてしま
うという問題点があった。
イバ61から遠いところでのクロック信号φ１及びφ２の
波形は、例えば配線の引き回しなどに起因する配線容量
等のような容量67及び68の影響を受けて、第５図に示す
クロック信号φ１′及びφ２′のようになまってしま
う。前記容量67及び68の値が大きいと第５図の斜線部の
ようにクロック信号φ１′とφ２′とに重なりができて
しまう。このようなクロック信号φ１′及びφ２′を第
８図に示すように、第６図と同様のダイナミックラッチ
回路75のラッチ信号に用いた場合のタイミングチャート
を第９図に示す。第５図に示すクロック信号φ１′とφ
２′との重なりの幅VOVERが、クロック信号φ１′を入
力信号とする第１のＮチャンネル型MOSFET72及びクロッ
ク信号φ２′を入力信号とする第２のＮチャンネル型MO
SFET71の閾値電圧（VTN）を超えると、第１のＮチャン
ネル型MOSFET72と第２のＮチャンネル型MOSFET71が同時
にオンとなる瞬間又は期間ができてしまう。この瞬間又
は期間にデータ入力側からデータ出力側にデータが突き
抜けてしまい第９図に破線で示すようにラッチ回路75の
出力信号が中間レベルもしくは反転した電圧値となって
しまい、この信号を受ける回路が誤動作を起こしてしま
うという問題点があった。
また、クロック信号φ１及びφ２が“HIGH"となって
いる期間（以下、この期間を「HIGH幅」と称する）は、
クロックドライバ61に入力されるクロック信号の波形と
ディレイ回路64及び65のディレイ時間値tDで決まるの
で、製造の際の拡散時のような製造条件のばらつきによ
り、（例えば、MOSFETの閾値電圧が高目になる等）デバ
イスのスピードが遅くなるようにできあがってしまう
と、ディレイ時間値tDは必要以上に大きくなり、クロッ
ク信号φ１及びφ２のHIGH幅が充分にとれなくなってし
まう。第６図及び第８図に示すようなダイナミックラッ
チ回路75の場合を考えると、上述のようにクロック信号
φ１及びφ２のHIGH幅が短い場合、入力データ信号が遅
れてやってきたときに、データをラッチしきれないとい
う問題点があった。
いる期間（以下、この期間を「HIGH幅」と称する）は、
クロックドライバ61に入力されるクロック信号の波形と
ディレイ回路64及び65のディレイ時間値tDで決まるの
で、製造の際の拡散時のような製造条件のばらつきによ
り、（例えば、MOSFETの閾値電圧が高目になる等）デバ
イスのスピードが遅くなるようにできあがってしまう
と、ディレイ時間値tDは必要以上に大きくなり、クロッ
ク信号φ１及びφ２のHIGH幅が充分にとれなくなってし
まう。第６図及び第８図に示すようなダイナミックラッ
チ回路75の場合を考えると、上述のようにクロック信号
φ１及びφ２のHIGH幅が短い場合、入力データ信号が遅
れてやってきたときに、データをラッチしきれないとい
う問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、２つのクロック出力信号の重なり幅及びHIGH幅を適
切な値に制御し、これらの２つのクロック信号が供給さ
れる回路の誤動作を有効に防止し得るクロックドライバ
を提供することを目的とする。
て、２つのクロック出力信号の重なり幅及びHIGH幅を適
切な値に制御し、これらの２つのクロック信号が供給さ
れる回路の誤動作を有効に防止し得るクロックドライバ
を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るクロックドライバは、クロック信号が入
力され、互いに位相の異なる第１及び第２のクロック信
号を出力するもので、第１及び第２のバッファ回路と、
前記第１のバッファ回路から出力される第１のクロック
信号が入力され、この第１のクロック信号を遅延した出
力を前記第２のバッファ回路に与えるディレイ時間可変
の第１のディレイ可変回路と、前記第２のバッファ回路
から出力される第２のクロック信号が入力され、この第
２のクロック信号を遅延した出力を前記第１のバッファ
回路に与えるディレイ時間可変の第２のディレイ可変回
路と、前記第１及び第２のクロック信号が夫々直接入力
される第１及び第２のトランジスタを直列接続した回路
の出力信号を積分してディレイ時間制御信号として前記
第１及び第２のディレイ可変回路に入力するクロック重
なり検出回路とを具備することを特徴とする。
力され、互いに位相の異なる第１及び第２のクロック信
号を出力するもので、第１及び第２のバッファ回路と、
前記第１のバッファ回路から出力される第１のクロック
信号が入力され、この第１のクロック信号を遅延した出
力を前記第２のバッファ回路に与えるディレイ時間可変
の第１のディレイ可変回路と、前記第２のバッファ回路
から出力される第２のクロック信号が入力され、この第
２のクロック信号を遅延した出力を前記第１のバッファ
回路に与えるディレイ時間可変の第２のディレイ可変回
路と、前記第１及び第２のクロック信号が夫々直接入力
される第１及び第２のトランジスタを直列接続した回路
の出力信号を積分してディレイ時間制御信号として前記
第１及び第２のディレイ可変回路に入力するクロック重
なり検出回路とを具備することを特徴とする。
［作用］ 本発明のクロックドライバにおいては、クロックドラ
イバ内に２つのクロック信号のクロックの重なりを検出
するクロック重なり検出回路及びディレイ時間値を変化
し得るディレイ可変回路を設けて、互いに位相の異なる
２つのクロック出力信号の重なり幅をある値以下に抑
え、且つ必要以上に２つのクロック出力信号の間のギャ
ップが広がってHIGH幅が狭くなることを防止する。従っ
て、２つのクロック出力信号が供給される回路が誤動作
することがない。
イバ内に２つのクロック信号のクロックの重なりを検出
するクロック重なり検出回路及びディレイ時間値を変化
し得るディレイ可変回路を設けて、互いに位相の異なる
２つのクロック出力信号の重なり幅をある値以下に抑
え、且つ必要以上に２つのクロック出力信号の間のギャ
ップが広がってHIGH幅が狭くなることを防止する。従っ
て、２つのクロック出力信号が供給される回路が誤動作
することがない。
［実施例］ 以下、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係るクロックドライ
バの構成を示す回路図である。
バの構成を示す回路図である。
第１のバッファ回路はNAND回路１及びインバータ回路
３で構成され、第２のバッファ回路はNAND回路２及びイ
ンバータ回路５で構成される。入力クロック信号φは、
NAND回路１の一方の入力端に入力されると共にインバー
タ回路４で反転されてNAND回路２の一方の入力端に入力
される。前記第１及び第２のバッファ回路の出力、即ち
インバータ回路３及び５の出力信号が、夫々互いに位相
の異なるクロック信号φ１及びφ２となる。クロック信
号φ１は、この場合例えば直列接続された２つのインバ
ータ回路６及び７からなるディレイ素子を通して、Ｐチ
ャンネル型MOSFET10〜12及びＮチャンネル型MOSFET16〜
18から構成されるディレイ可変回路に入力される。この
ディレイ可変回路の出力がNAND回路２及びインバータ回
路５から構成されるバッファ回路のNAND回路２の他方の
入力端に入力されている。クロック信号φ２は、この場
合直列接続されたインバータ回路８及び９からなるディ
レイ素子を通して、Ｐチャンネル型MOSFET13〜15及びＮ
チャンネル型MOSFET19〜21から構成されるディレイ可変
回路に入力される。このディレイ可変回路の出力がNAND
回路１とインバータ回路３から構成されるバッファ回路
のNAND回路の他方の入力端に入力されている。また、Ｎ
チャンネル型MOSFET22、23、抵抗素子35、36及び容量素
子37から構成されるクロック重なり検出回路は、クロッ
ク信号φ１及びφ２を入力信号とし、その出力信号は前
記２つのディレイ可変回路へ入力されている。電源24〜
28からは電源電圧が供給され、接地29〜34は接地電位点
に接続される。
３で構成され、第２のバッファ回路はNAND回路２及びイ
ンバータ回路５で構成される。入力クロック信号φは、
NAND回路１の一方の入力端に入力されると共にインバー
タ回路４で反転されてNAND回路２の一方の入力端に入力
される。前記第１及び第２のバッファ回路の出力、即ち
インバータ回路３及び５の出力信号が、夫々互いに位相
の異なるクロック信号φ１及びφ２となる。クロック信
号φ１は、この場合例えば直列接続された２つのインバ
ータ回路６及び７からなるディレイ素子を通して、Ｐチ
ャンネル型MOSFET10〜12及びＮチャンネル型MOSFET16〜
18から構成されるディレイ可変回路に入力される。この
ディレイ可変回路の出力がNAND回路２及びインバータ回
路５から構成されるバッファ回路のNAND回路２の他方の
入力端に入力されている。クロック信号φ２は、この場
合直列接続されたインバータ回路８及び９からなるディ
レイ素子を通して、Ｐチャンネル型MOSFET13〜15及びＮ
チャンネル型MOSFET19〜21から構成されるディレイ可変
回路に入力される。このディレイ可変回路の出力がNAND
回路１とインバータ回路３から構成されるバッファ回路
のNAND回路の他方の入力端に入力されている。また、Ｎ
チャンネル型MOSFET22、23、抵抗素子35、36及び容量素
子37から構成されるクロック重なり検出回路は、クロッ
ク信号φ１及びφ２を入力信号とし、その出力信号は前
記２つのディレイ可変回路へ入力されている。電源24〜
28からは電源電圧が供給され、接地29〜34は接地電位点
に接続される。
第１図に示した第１の実施例の回路のタイミングチャ
ートを第２図に示す。クロック信号φ１及びφ２は、配
線の引き回しなどにより、容量の影響を受けてその波形
がなまり、クロック信号φ１とφ２との間にクロックの
重なりが生じる。その重なりの幅VOVERがクロック重な
り検出回路を構成するＮチャンネル型MOSFET22及び23の
閾値電圧（VTN）に達すると、Ｎチャンネル型MOSFET22
及び23は共にオン状態となり、第２図に示すように節点
Ａにおける電位が変動する。この現象が何度も続くと、
クロック重なり検出回路の出力点である節点Ｂの電位は
第２図に示されるように徐々に低下してくる。
ートを第２図に示す。クロック信号φ１及びφ２は、配
線の引き回しなどにより、容量の影響を受けてその波形
がなまり、クロック信号φ１とφ２との間にクロックの
重なりが生じる。その重なりの幅VOVERがクロック重な
り検出回路を構成するＮチャンネル型MOSFET22及び23の
閾値電圧（VTN）に達すると、Ｎチャンネル型MOSFET22
及び23は共にオン状態となり、第２図に示すように節点
Ａにおける電位が変動する。この現象が何度も続くと、
クロック重なり検出回路の出力点である節点Ｂの電位は
第２図に示されるように徐々に低下してくる。
次に、ディレイ可変回路の動作について説明する。ク
ロック信号φ１及びφ２に重なりがないとき、クロック
信号φ１及びφ２が夫々前記各ディレイ素子及び各ディ
レイ可変回路を経て各バッファに入力されるまでの遅延
時間は一定である。クロック信号φ１とφ２との間に重
なりが生じて節点Ｂの電位が低下してくると、各ディレ
イ可変回路を構成するＮチャンネル型MOSFET17と18及び
20と21の入力電圧が下がってくるので、これらのＮチャ
ンネル型MOSFET17と18及び20と21の電流駆動能力が下が
り、更にＰチャンネル型MOSFET10とＮチャンネル型MOSF
ET18並びにＰチャンネル型MOSFET13とＮチャンネル型MO
SFET21からなる各レシオ型インバータ回路の出力電圧が
上昇するので、Ｐチャンネル型MOSFET11及び14の駆動能
力も下がる。従って、ディレイ可変回路の入出力間のデ
ィレイ時間値が増加し、クロック信号φ１とφ２との間
のギャップが広がり、クロック信号φ１及びφ２の重な
りの幅VOVERを、Ｎチャンネル型MOSFET22及び23のVTN以
下に抑えることができる。この結果、クロック信号φ１
及びφ２が供給される回路が誤動作することがなくな
る。
ロック信号φ１及びφ２に重なりがないとき、クロック
信号φ１及びφ２が夫々前記各ディレイ素子及び各ディ
レイ可変回路を経て各バッファに入力されるまでの遅延
時間は一定である。クロック信号φ１とφ２との間に重
なりが生じて節点Ｂの電位が低下してくると、各ディレ
イ可変回路を構成するＮチャンネル型MOSFET17と18及び
20と21の入力電圧が下がってくるので、これらのＮチャ
ンネル型MOSFET17と18及び20と21の電流駆動能力が下が
り、更にＰチャンネル型MOSFET10とＮチャンネル型MOSF
ET18並びにＰチャンネル型MOSFET13とＮチャンネル型MO
SFET21からなる各レシオ型インバータ回路の出力電圧が
上昇するので、Ｐチャンネル型MOSFET11及び14の駆動能
力も下がる。従って、ディレイ可変回路の入出力間のデ
ィレイ時間値が増加し、クロック信号φ１とφ２との間
のギャップが広がり、クロック信号φ１及びφ２の重な
りの幅VOVERを、Ｎチャンネル型MOSFET22及び23のVTN以
下に抑えることができる。この結果、クロック信号φ１
及びφ２が供給される回路が誤動作することがなくな
る。
また、ディレイ回路のディレイ時間値が大きすぎる場
合、クロック信号φ１及びφ２の重なりは、小さくな
り、又は、消失するが、このとき第１図の節点Ｂの電位
は電源電圧レベルとなるため、ディレイ可変回路のディ
レイ時間値は小さくなりクロック信号φ１及びφ２のHI
GH幅が必要以上に狭くなることを防ぐことができる。
合、クロック信号φ１及びφ２の重なりは、小さくな
り、又は、消失するが、このとき第１図の節点Ｂの電位
は電源電圧レベルとなるため、ディレイ可変回路のディ
レイ時間値は小さくなりクロック信号φ１及びφ２のHI
GH幅が必要以上に狭くなることを防ぐことができる。
第３図は本発明の第２の実施例に係るクロックドライ
バの構成を示す回路図である。
バの構成を示す回路図である。
この第３図に示した第２の実施例の回路が、第１図に
示した第１の実施例の回路と相違する点は、この第２の
実施例の回路においては、一方のディレイ可変回路がＰ
チャンネル型MOSFET43、容量素子47及びインバータ回路
41から構成され、他方のディレイ可変回路が、Ｐチャン
ネル型MOSFET44、容量素子48及びインバータ回路42から
構成される点である。電源45及び46からは電源電圧が供
給される。
示した第１の実施例の回路と相違する点は、この第２の
実施例の回路においては、一方のディレイ可変回路がＰ
チャンネル型MOSFET43、容量素子47及びインバータ回路
41から構成され、他方のディレイ可変回路が、Ｐチャン
ネル型MOSFET44、容量素子48及びインバータ回路42から
構成される点である。電源45及び46からは電源電圧が供
給される。
上述の第１の実施例と同様に、クロック信号φ１及び
φ２に重なりが生じると、節点Ｂの電位が下がり始め、
この点Ｂの電位が電源電圧からＰチャンネル型MOSFET43
及び44の閾値電圧（VTP）分だけ下がると、Ｐチャンネ
ル型MOSFET43及び44がオン状態となり、インバータ回路
41及び42の出力側に容量素子47及び48の容量値が付加さ
れ、ディレイ可変回路のディレイ時間値が増加して、ク
ロック信号φ１とφ２の重なりの幅VOVERをＮチャンネ
ル型MOSFET22及び23の閾値電圧以下に抑えることができ
る。
φ２に重なりが生じると、節点Ｂの電位が下がり始め、
この点Ｂの電位が電源電圧からＰチャンネル型MOSFET43
及び44の閾値電圧（VTP）分だけ下がると、Ｐチャンネ
ル型MOSFET43及び44がオン状態となり、インバータ回路
41及び42の出力側に容量素子47及び48の容量値が付加さ
れ、ディレイ可変回路のディレイ時間値が増加して、ク
ロック信号φ１とφ２の重なりの幅VOVERをＮチャンネ
ル型MOSFET22及び23の閾値電圧以下に抑えることができ
る。
また、第１の実施例と同様に、クロック信号φ１及び
φ２のHIGH幅が必要以上に狭くなることを防ぐこともで
きる。
φ２のHIGH幅が必要以上に狭くなることを防ぐこともで
きる。
［発明の効果］ 以上述べたように、本発明によれば、クロックドライ
バ内に２つのクロック信号のクロックの重なりを検出す
るクロック重なり検出回路及びディレイ時間値を変化し
得るディレイ可変回路を設けることにより、互いに位相
の異なる２つのクロック出力信号の重なり幅をある値以
下に抑え、且つ必要以上に２つのクロック出力信号の間
のギャップが広がってHIGH幅が狭くなることを防止する
ことができ、従ってこれらの２つのクロック信号が供給
される回路の誤動作を有効に防止し得るクロックドライ
バを提供することができる。
バ内に２つのクロック信号のクロックの重なりを検出す
るクロック重なり検出回路及びディレイ時間値を変化し
得るディレイ可変回路を設けることにより、互いに位相
の異なる２つのクロック出力信号の重なり幅をある値以
下に抑え、且つ必要以上に２つのクロック出力信号の間
のギャップが広がってHIGH幅が狭くなることを防止する
ことができ、従ってこれらの２つのクロック信号が供給
される回路の誤動作を有効に防止し得るクロックドライ
バを提供することができる。
第１図は本発明の第１の実施例の構成を示す回路図、第
２図は第１図の回路の動作を説明するためのタイミング
チャート図、第３図は本発明の第２の実施例の構成を示
す回路図、第４図は従来のクロックドライバの一例の構
成を示すブロック図、第５図は第４図の回路の動作を説
明するためのタイミングチャート図、第６図はクロック
ドライバの２つの出力信号が供給される回路の一例であ
るダイナミックシフトレジスタを示す回路図、第７図は
第６図の回路の動作を説明するためのタイミングチャー
ト図、第８図は第６図と同様のダイナミックシフトレジ
スタに供給されるクロックドライバの２つの出力信号が
重なった場合の例を示す回路図、第９図は第８図の場合
の動作を説明するためのタイミングチャート図である。 1,2;NAND回路、３〜9,41,42;インバータ回路、10〜15,4
3,44;Pチャンネル型MOSFET、16〜23;Nチャンネル型MOSF
ET、35,36;抵抗、37,43,44;容量
２図は第１図の回路の動作を説明するためのタイミング
チャート図、第３図は本発明の第２の実施例の構成を示
す回路図、第４図は従来のクロックドライバの一例の構
成を示すブロック図、第５図は第４図の回路の動作を説
明するためのタイミングチャート図、第６図はクロック
ドライバの２つの出力信号が供給される回路の一例であ
るダイナミックシフトレジスタを示す回路図、第７図は
第６図の回路の動作を説明するためのタイミングチャー
ト図、第８図は第６図と同様のダイナミックシフトレジ
スタに供給されるクロックドライバの２つの出力信号が
重なった場合の例を示す回路図、第９図は第８図の場合
の動作を説明するためのタイミングチャート図である。 1,2;NAND回路、３〜9,41,42;インバータ回路、10〜15,4
3,44;Pチャンネル型MOSFET、16〜23;Nチャンネル型MOSF
ET、35,36;抵抗、37,43,44;容量
Claims (1)
- 【請求項１】クロック信号が入力され、互いに位相の異
なる第１及び第２のクロック信号を出力するクロックド
ライバにおいて、第１及び第２のバッファ回路と、前記
第１のバッファ回路から出力される第１のクロック信号
が入力され、この第１のクロック信号を遅延した出力を
前記第２のバッファ回路に与えるディレイ時間可変の第
１のディレイ可変回路と、前記第２のバッファ回路から
出力される第２のクロック信号が入力され、この第２の
クロック信号を遅延した出力を前記第１のバッファ回路
に与えるディレイ時間可変の第２のディレイ可変回路
と、前記第１及び第２のクロック信号が夫々直接入力さ
れる第１及び第２のトランジスタを直列接続した回路の
出力信号を積分してディレイ時間制御信号として前記第
１及び第２のディレイ可変回路に入力するクロック重な
り検出回路とを具備することを特徴とするクロックドラ
イバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02294278A JP3093254B2 (ja) | 1990-10-30 | 1990-10-30 | クロックドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02294278A JP3093254B2 (ja) | 1990-10-30 | 1990-10-30 | クロックドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167712A JPH04167712A (ja) | 1992-06-15 |
| JP3093254B2 true JP3093254B2 (ja) | 2000-10-03 |
Family
ID=17805639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02294278A Expired - Fee Related JP3093254B2 (ja) | 1990-10-30 | 1990-10-30 | クロックドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093254B2 (ja) |
-
1990
- 1990-10-30 JP JP02294278A patent/JP3093254B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167712A (ja) | 1992-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4479216A (en) | Skew-free clock circuit for integrated circuit chip | |
| US7042266B2 (en) | Delay circuit and method | |
| KR970006394B1 (ko) | 다상 클럭 발생 회로 | |
| JP2570471B2 (ja) | クロックドライバー回路 | |
| JP3248103B2 (ja) | Ｍｏｓトランジスタ出力回路 | |
| JP2000059185A (ja) | 同期遅延回路 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| JP3794347B2 (ja) | 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板 | |
| JP3093254B2 (ja) | クロックドライバ | |
| JPH04284021A (ja) | 出力回路 | |
| WO1997023045A1 (en) | Asynchronous self-adjusting input circuit | |
| JPH06296130A (ja) | データ出力回路 | |
| JPS61125222A (ja) | 出力バツフア | |
| US4642492A (en) | Multiple phase clock buffer module with non-saturated pull-up transistor to avoid hot electron effects | |
| JP2541244B2 (ja) | クロック発生回路 | |
| JPH0546113A (ja) | 半導体集積回路 | |
| JPH05206797A (ja) | クロック信号生成回路 | |
| JP2000059204A (ja) | ダイナミック型論理回路および半導体集積回路装置 | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPH0212412B2 (ja) | ||
| US6646471B2 (en) | Signal transfer circuit | |
| JP4075082B2 (ja) | 位相差検出器及び半導体装置 | |
| JPS63139425A (ja) | インバ−タ回路 | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JPH03166813A (ja) | クロックデューティ補正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |