JP3093254B2 - クロックドライバ - Google Patents
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Nonlinear Science (AREA)
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体集積回路に係り、特にダイナミック
ラッチ回路を駆動するのに好適なクロックドライバに関
する。
ラッチ回路を駆動するのに好適なクロックドライバに関
する。
[従来の技術] 従来の半導体集積回路において、クロック信号に基づ
いて、互いに位相の異なる第1及び第2のクロック信号
を出力するクロックドライバは、例えば第4図に示すよ
うに構成されていた。第4図のクロックドライバ61は、
インバータ回路62と、第1のバッファ回路63と、第1の
ディレイ回路64と、第2のディレイ回路65と、第2のバ
ッファ回路66とを有している。第1のバッファ回路63は
クロック信号と第2のディレイ回路65の出力信号とを入
力信号とし、第1のインバータ回路62はクロック信号を
入力信号とし、第2のバッファ回路66は第1のインバー
タ回路62の出力信号と第1のディレイ回路64の出力信号
とを入力信号とし、第1のディレイ回路64は第1のバッ
ファ回路63の出力信号を入力信号とし、第2のディレイ
回路65は第2のバッファ回路66の出力信号を入力信号と
する。
いて、互いに位相の異なる第1及び第2のクロック信号
を出力するクロックドライバは、例えば第4図に示すよ
うに構成されていた。第4図のクロックドライバ61は、
インバータ回路62と、第1のバッファ回路63と、第1の
ディレイ回路64と、第2のディレイ回路65と、第2のバ
ッファ回路66とを有している。第1のバッファ回路63は
クロック信号と第2のディレイ回路65の出力信号とを入
力信号とし、第1のインバータ回路62はクロック信号を
入力信号とし、第2のバッファ回路66は第1のインバー
タ回路62の出力信号と第1のディレイ回路64の出力信号
とを入力信号とし、第1のディレイ回路64は第1のバッ
ファ回路63の出力信号を入力信号とし、第2のディレイ
回路65は第2のバッファ回路66の出力信号を入力信号と
する。
次に、第4図のクロックドライバ61の動作について説
明する。
明する。
クロックドライバの出力信号であるクロック信号φ1
及びφ2は、例えば、第6図に示すようなダイナミック
ラッチ回路75のラッチ信号として用いられる。
及びφ2は、例えば、第6図に示すようなダイナミック
ラッチ回路75のラッチ信号として用いられる。
先ず、ダイナミックラッチ回路75について説明する。
ダイナミックラッチ回路75は、2個のNチャンネル型MO
SFET71及び72と、これらNチャンネル型MOSFET71及び72
の出力側に夫々接続されたインバータ回路73及び74とを
具備する。
ダイナミックラッチ回路75は、2個のNチャンネル型MO
SFET71及び72と、これらNチャンネル型MOSFET71及び72
の出力側に夫々接続されたインバータ回路73及び74とを
具備する。
第7図に示すタイミングチャートを参照しながらダイ
ナミックラッチ回路75の動作を説明する。ダイナミック
ラッチ回路75にデータ信号が入力されると、クロック信
号φ1=“LOW(ローレベル)”で且つクロック信号φ
2=“HIGH(ハイレベル)”の期間にクロック信号φ1
を入力信号とする第1のNチャンネル型MOSFET72がオフ
となり、クロック信号φ2を入力信号とする第2のNチ
ャンネル型MOSFET71がオンとなるため、データ信号はダ
イナミックラッチ回路75の節点76に取り込まれる。次
に、クロック信号φ1=“HIGH"で且つクロック信号φ
2=“LOW"となると、第1のNチャンネル型MOSFET72が
オンとなり、第2のNチャンネル型MOSFET71がオフとな
るため、ダイナミックラッチ回路75はデータ信号の入力
を一切受け付けず、節点76に取り込まれていたデータを
出力信号として出力する。即ち、データを取り込む期間
とデータを出力する期間を夫々別に設けているためクロ
ック信号φ1とφ2が同時に“HIGH"となることは許さ
れない。
ナミックラッチ回路75の動作を説明する。ダイナミック
ラッチ回路75にデータ信号が入力されると、クロック信
号φ1=“LOW(ローレベル)”で且つクロック信号φ
2=“HIGH(ハイレベル)”の期間にクロック信号φ1
を入力信号とする第1のNチャンネル型MOSFET72がオフ
となり、クロック信号φ2を入力信号とする第2のNチ
ャンネル型MOSFET71がオンとなるため、データ信号はダ
イナミックラッチ回路75の節点76に取り込まれる。次
に、クロック信号φ1=“HIGH"で且つクロック信号φ
2=“LOW"となると、第1のNチャンネル型MOSFET72が
オンとなり、第2のNチャンネル型MOSFET71がオフとな
るため、ダイナミックラッチ回路75はデータ信号の入力
を一切受け付けず、節点76に取り込まれていたデータを
出力信号として出力する。即ち、データを取り込む期間
とデータを出力する期間を夫々別に設けているためクロ
ック信号φ1とφ2が同時に“HIGH"となることは許さ
れない。
そこで、第4図のクロックドライバ61では、第5図に
タイミングチャートを示すように、クロック信号φ1お
よびφ2が、夫々同一のディレイ時間値tDを持つ第1及
び第2のディレイ回路64及び65に与えられ、これらディ
レイ回路64及び65によりディレイがかけられた信号が夫
々第1及び第2のバッファ回路63及び66に与えられる。
そして、これらバッファ回路63及び64の出力を夫々クロ
ック信号φ1及びφ2とすることにより、第5図に示す
ようにクロック信号φ1とφ2との間にディレイ回路64
及び65のディレイ時間値tDの分だけ“HIGH"期間のギャ
ップが形成される。
タイミングチャートを示すように、クロック信号φ1お
よびφ2が、夫々同一のディレイ時間値tDを持つ第1及
び第2のディレイ回路64及び65に与えられ、これらディ
レイ回路64及び65によりディレイがかけられた信号が夫
々第1及び第2のバッファ回路63及び66に与えられる。
そして、これらバッファ回路63及び64の出力を夫々クロ
ック信号φ1及びφ2とすることにより、第5図に示す
ようにクロック信号φ1とφ2との間にディレイ回路64
及び65のディレイ時間値tDの分だけ“HIGH"期間のギャ
ップが形成される。
[発明が解決しようとする課題] 上述した従来のクロックドライバでは、クロックドラ
イバ61から遠いところでのクロック信号φ1及びφ2の
波形は、例えば配線の引き回しなどに起因する配線容量
等のような容量67及び68の影響を受けて、第5図に示す
クロック信号φ1′及びφ2′のようになまってしま
う。前記容量67及び68の値が大きいと第5図の斜線部の
ようにクロック信号φ1′とφ2′とに重なりができて
しまう。このようなクロック信号φ1′及びφ2′を第
8図に示すように、第6図と同様のダイナミックラッチ
回路75のラッチ信号に用いた場合のタイミングチャート
を第9図に示す。第5図に示すクロック信号φ1′とφ
2′との重なりの幅VOVERが、クロック信号φ1′を入
力信号とする第1のNチャンネル型MOSFET72及びクロッ
ク信号φ2′を入力信号とする第2のNチャンネル型MO
SFET71の閾値電圧(VTN)を超えると、第1のNチャン
ネル型MOSFET72と第2のNチャンネル型MOSFET71が同時
にオンとなる瞬間又は期間ができてしまう。この瞬間又
は期間にデータ入力側からデータ出力側にデータが突き
抜けてしまい第9図に破線で示すようにラッチ回路75の
出力信号が中間レベルもしくは反転した電圧値となって
しまい、この信号を受ける回路が誤動作を起こしてしま
うという問題点があった。
イバ61から遠いところでのクロック信号φ1及びφ2の
波形は、例えば配線の引き回しなどに起因する配線容量
等のような容量67及び68の影響を受けて、第5図に示す
クロック信号φ1′及びφ2′のようになまってしま
う。前記容量67及び68の値が大きいと第5図の斜線部の
ようにクロック信号φ1′とφ2′とに重なりができて
しまう。このようなクロック信号φ1′及びφ2′を第
8図に示すように、第6図と同様のダイナミックラッチ
回路75のラッチ信号に用いた場合のタイミングチャート
を第9図に示す。第5図に示すクロック信号φ1′とφ
2′との重なりの幅VOVERが、クロック信号φ1′を入
力信号とする第1のNチャンネル型MOSFET72及びクロッ
ク信号φ2′を入力信号とする第2のNチャンネル型MO
SFET71の閾値電圧(VTN)を超えると、第1のNチャン
ネル型MOSFET72と第2のNチャンネル型MOSFET71が同時
にオンとなる瞬間又は期間ができてしまう。この瞬間又
は期間にデータ入力側からデータ出力側にデータが突き
抜けてしまい第9図に破線で示すようにラッチ回路75の
出力信号が中間レベルもしくは反転した電圧値となって
しまい、この信号を受ける回路が誤動作を起こしてしま
うという問題点があった。
また、クロック信号φ1及びφ2が“HIGH"となって
いる期間(以下、この期間を「HIGH幅」と称する)は、
クロックドライバ61に入力されるクロック信号の波形と
ディレイ回路64及び65のディレイ時間値tDで決まるの
で、製造の際の拡散時のような製造条件のばらつきによ
り、(例えば、MOSFETの閾値電圧が高目になる等)デバ
イスのスピードが遅くなるようにできあがってしまう
と、ディレイ時間値tDは必要以上に大きくなり、クロッ
ク信号φ1及びφ2のHIGH幅が充分にとれなくなってし
まう。第6図及び第8図に示すようなダイナミックラッ
チ回路75の場合を考えると、上述のようにクロック信号
φ1及びφ2のHIGH幅が短い場合、入力データ信号が遅
れてやってきたときに、データをラッチしきれないとい
う問題点があった。
いる期間(以下、この期間を「HIGH幅」と称する)は、
クロックドライバ61に入力されるクロック信号の波形と
ディレイ回路64及び65のディレイ時間値tDで決まるの
で、製造の際の拡散時のような製造条件のばらつきによ
り、(例えば、MOSFETの閾値電圧が高目になる等)デバ
イスのスピードが遅くなるようにできあがってしまう
と、ディレイ時間値tDは必要以上に大きくなり、クロッ
ク信号φ1及びφ2のHIGH幅が充分にとれなくなってし
まう。第6図及び第8図に示すようなダイナミックラッ
チ回路75の場合を考えると、上述のようにクロック信号
φ1及びφ2のHIGH幅が短い場合、入力データ信号が遅
れてやってきたときに、データをラッチしきれないとい
う問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、2つのクロック出力信号の重なり幅及びHIGH幅を適
切な値に制御し、これらの2つのクロック信号が供給さ
れる回路の誤動作を有効に防止し得るクロックドライバ
を提供することを目的とする。
て、2つのクロック出力信号の重なり幅及びHIGH幅を適
切な値に制御し、これらの2つのクロック信号が供給さ
れる回路の誤動作を有効に防止し得るクロックドライバ
を提供することを目的とする。
[課題を解決するための手段] 本発明に係るクロックドライバは、クロック信号が入
力され、互いに位相の異なる第1及び第2のクロック信
号を出力するもので、第1及び第2のバッファ回路と、
前記第1のバッファ回路から出力される第1のクロック
信号が入力され、この第1のクロック信号を遅延した出
力を前記第2のバッファ回路に与えるディレイ時間可変
の第1のディレイ可変回路と、前記第2のバッファ回路
から出力される第2のクロック信号が入力され、この第
2のクロック信号を遅延した出力を前記第1のバッファ
回路に与えるディレイ時間可変の第2のディレイ可変回
路と、前記第1及び第2のクロック信号が夫々直接入力
される第1及び第2のトランジスタを直列接続した回路
の出力信号を積分してディレイ時間制御信号として前記
第1及び第2のディレイ可変回路に入力するクロック重
なり検出回路とを具備することを特徴とする。
力され、互いに位相の異なる第1及び第2のクロック信
号を出力するもので、第1及び第2のバッファ回路と、
前記第1のバッファ回路から出力される第1のクロック
信号が入力され、この第1のクロック信号を遅延した出
力を前記第2のバッファ回路に与えるディレイ時間可変
の第1のディレイ可変回路と、前記第2のバッファ回路
から出力される第2のクロック信号が入力され、この第
2のクロック信号を遅延した出力を前記第1のバッファ
回路に与えるディレイ時間可変の第2のディレイ可変回
路と、前記第1及び第2のクロック信号が夫々直接入力
される第1及び第2のトランジスタを直列接続した回路
の出力信号を積分してディレイ時間制御信号として前記
第1及び第2のディレイ可変回路に入力するクロック重
なり検出回路とを具備することを特徴とする。
[作用] 本発明のクロックドライバにおいては、クロックドラ
イバ内に2つのクロック信号のクロックの重なりを検出
するクロック重なり検出回路及びディレイ時間値を変化
し得るディレイ可変回路を設けて、互いに位相の異なる
2つのクロック出力信号の重なり幅をある値以下に抑
え、且つ必要以上に2つのクロック出力信号の間のギャ
ップが広がってHIGH幅が狭くなることを防止する。従っ
て、2つのクロック出力信号が供給される回路が誤動作
することがない。
イバ内に2つのクロック信号のクロックの重なりを検出
するクロック重なり検出回路及びディレイ時間値を変化
し得るディレイ可変回路を設けて、互いに位相の異なる
2つのクロック出力信号の重なり幅をある値以下に抑
え、且つ必要以上に2つのクロック出力信号の間のギャ
ップが広がってHIGH幅が狭くなることを防止する。従っ
て、2つのクロック出力信号が供給される回路が誤動作
することがない。
[実施例] 以下、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第1図は本発明の第1の実施例に係るクロックドライ
バの構成を示す回路図である。
バの構成を示す回路図である。
第1のバッファ回路はNAND回路1及びインバータ回路
3で構成され、第2のバッファ回路はNAND回路2及びイ
ンバータ回路5で構成される。入力クロック信号φは、
NAND回路1の一方の入力端に入力されると共にインバー
タ回路4で反転されてNAND回路2の一方の入力端に入力
される。前記第1及び第2のバッファ回路の出力、即ち
インバータ回路3及び5の出力信号が、夫々互いに位相
の異なるクロック信号φ1及びφ2となる。クロック信
号φ1は、この場合例えば直列接続された2つのインバ
ータ回路6及び7からなるディレイ素子を通して、Pチ
ャンネル型MOSFET10〜12及びNチャンネル型MOSFET16〜
18から構成されるディレイ可変回路に入力される。この
ディレイ可変回路の出力がNAND回路2及びインバータ回
路5から構成されるバッファ回路のNAND回路2の他方の
入力端に入力されている。クロック信号φ2は、この場
合直列接続されたインバータ回路8及び9からなるディ
レイ素子を通して、Pチャンネル型MOSFET13〜15及びN
チャンネル型MOSFET19〜21から構成されるディレイ可変
回路に入力される。このディレイ可変回路の出力がNAND
回路1とインバータ回路3から構成されるバッファ回路
のNAND回路の他方の入力端に入力されている。また、N
チャンネル型MOSFET22、23、抵抗素子35、36及び容量素
子37から構成されるクロック重なり検出回路は、クロッ
ク信号φ1及びφ2を入力信号とし、その出力信号は前
記2つのディレイ可変回路へ入力されている。電源24〜
28からは電源電圧が供給され、接地29〜34は接地電位点
に接続される。
3で構成され、第2のバッファ回路はNAND回路2及びイ
ンバータ回路5で構成される。入力クロック信号φは、
NAND回路1の一方の入力端に入力されると共にインバー
タ回路4で反転されてNAND回路2の一方の入力端に入力
される。前記第1及び第2のバッファ回路の出力、即ち
インバータ回路3及び5の出力信号が、夫々互いに位相
の異なるクロック信号φ1及びφ2となる。クロック信
号φ1は、この場合例えば直列接続された2つのインバ
ータ回路6及び7からなるディレイ素子を通して、Pチ
ャンネル型MOSFET10〜12及びNチャンネル型MOSFET16〜
18から構成されるディレイ可変回路に入力される。この
ディレイ可変回路の出力がNAND回路2及びインバータ回
路5から構成されるバッファ回路のNAND回路2の他方の
入力端に入力されている。クロック信号φ2は、この場
合直列接続されたインバータ回路8及び9からなるディ
レイ素子を通して、Pチャンネル型MOSFET13〜15及びN
チャンネル型MOSFET19〜21から構成されるディレイ可変
回路に入力される。このディレイ可変回路の出力がNAND
回路1とインバータ回路3から構成されるバッファ回路
のNAND回路の他方の入力端に入力されている。また、N
チャンネル型MOSFET22、23、抵抗素子35、36及び容量素
子37から構成されるクロック重なり検出回路は、クロッ
ク信号φ1及びφ2を入力信号とし、その出力信号は前
記2つのディレイ可変回路へ入力されている。電源24〜
28からは電源電圧が供給され、接地29〜34は接地電位点
に接続される。
第1図に示した第1の実施例の回路のタイミングチャ
ートを第2図に示す。クロック信号φ1及びφ2は、配
線の引き回しなどにより、容量の影響を受けてその波形
がなまり、クロック信号φ1とφ2との間にクロックの
重なりが生じる。その重なりの幅VOVERがクロック重な
り検出回路を構成するNチャンネル型MOSFET22及び23の
閾値電圧(VTN)に達すると、Nチャンネル型MOSFET22
及び23は共にオン状態となり、第2図に示すように節点
Aにおける電位が変動する。この現象が何度も続くと、
クロック重なり検出回路の出力点である節点Bの電位は
第2図に示されるように徐々に低下してくる。
ートを第2図に示す。クロック信号φ1及びφ2は、配
線の引き回しなどにより、容量の影響を受けてその波形
がなまり、クロック信号φ1とφ2との間にクロックの
重なりが生じる。その重なりの幅VOVERがクロック重な
り検出回路を構成するNチャンネル型MOSFET22及び23の
閾値電圧(VTN)に達すると、Nチャンネル型MOSFET22
及び23は共にオン状態となり、第2図に示すように節点
Aにおける電位が変動する。この現象が何度も続くと、
クロック重なり検出回路の出力点である節点Bの電位は
第2図に示されるように徐々に低下してくる。
次に、ディレイ可変回路の動作について説明する。ク
ロック信号φ1及びφ2に重なりがないとき、クロック
信号φ1及びφ2が夫々前記各ディレイ素子及び各ディ
レイ可変回路を経て各バッファに入力されるまでの遅延
時間は一定である。クロック信号φ1とφ2との間に重
なりが生じて節点Bの電位が低下してくると、各ディレ
イ可変回路を構成するNチャンネル型MOSFET17と18及び
20と21の入力電圧が下がってくるので、これらのNチャ
ンネル型MOSFET17と18及び20と21の電流駆動能力が下が
り、更にPチャンネル型MOSFET10とNチャンネル型MOSF
ET18並びにPチャンネル型MOSFET13とNチャンネル型MO
SFET21からなる各レシオ型インバータ回路の出力電圧が
上昇するので、Pチャンネル型MOSFET11及び14の駆動能
力も下がる。従って、ディレイ可変回路の入出力間のデ
ィレイ時間値が増加し、クロック信号φ1とφ2との間
のギャップが広がり、クロック信号φ1及びφ2の重な
りの幅VOVERを、Nチャンネル型MOSFET22及び23のVTN以
下に抑えることができる。この結果、クロック信号φ1
及びφ2が供給される回路が誤動作することがなくな
る。
ロック信号φ1及びφ2に重なりがないとき、クロック
信号φ1及びφ2が夫々前記各ディレイ素子及び各ディ
レイ可変回路を経て各バッファに入力されるまでの遅延
時間は一定である。クロック信号φ1とφ2との間に重
なりが生じて節点Bの電位が低下してくると、各ディレ
イ可変回路を構成するNチャンネル型MOSFET17と18及び
20と21の入力電圧が下がってくるので、これらのNチャ
ンネル型MOSFET17と18及び20と21の電流駆動能力が下が
り、更にPチャンネル型MOSFET10とNチャンネル型MOSF
ET18並びにPチャンネル型MOSFET13とNチャンネル型MO
SFET21からなる各レシオ型インバータ回路の出力電圧が
上昇するので、Pチャンネル型MOSFET11及び14の駆動能
力も下がる。従って、ディレイ可変回路の入出力間のデ
ィレイ時間値が増加し、クロック信号φ1とφ2との間
のギャップが広がり、クロック信号φ1及びφ2の重な
りの幅VOVERを、Nチャンネル型MOSFET22及び23のVTN以
下に抑えることができる。この結果、クロック信号φ1
及びφ2が供給される回路が誤動作することがなくな
る。
また、ディレイ回路のディレイ時間値が大きすぎる場
合、クロック信号φ1及びφ2の重なりは、小さくな
り、又は、消失するが、このとき第1図の節点Bの電位
は電源電圧レベルとなるため、ディレイ可変回路のディ
レイ時間値は小さくなりクロック信号φ1及びφ2のHI
GH幅が必要以上に狭くなることを防ぐことができる。
合、クロック信号φ1及びφ2の重なりは、小さくな
り、又は、消失するが、このとき第1図の節点Bの電位
は電源電圧レベルとなるため、ディレイ可変回路のディ
レイ時間値は小さくなりクロック信号φ1及びφ2のHI
GH幅が必要以上に狭くなることを防ぐことができる。
第3図は本発明の第2の実施例に係るクロックドライ
バの構成を示す回路図である。
バの構成を示す回路図である。
この第3図に示した第2の実施例の回路が、第1図に
示した第1の実施例の回路と相違する点は、この第2の
実施例の回路においては、一方のディレイ可変回路がP
チャンネル型MOSFET43、容量素子47及びインバータ回路
41から構成され、他方のディレイ可変回路が、Pチャン
ネル型MOSFET44、容量素子48及びインバータ回路42から
構成される点である。電源45及び46からは電源電圧が供
給される。
示した第1の実施例の回路と相違する点は、この第2の
実施例の回路においては、一方のディレイ可変回路がP
チャンネル型MOSFET43、容量素子47及びインバータ回路
41から構成され、他方のディレイ可変回路が、Pチャン
ネル型MOSFET44、容量素子48及びインバータ回路42から
構成される点である。電源45及び46からは電源電圧が供
給される。
上述の第1の実施例と同様に、クロック信号φ1及び
φ2に重なりが生じると、節点Bの電位が下がり始め、
この点Bの電位が電源電圧からPチャンネル型MOSFET43
及び44の閾値電圧(VTP)分だけ下がると、Pチャンネ
ル型MOSFET43及び44がオン状態となり、インバータ回路
41及び42の出力側に容量素子47及び48の容量値が付加さ
れ、ディレイ可変回路のディレイ時間値が増加して、ク
ロック信号φ1とφ2の重なりの幅VOVERをNチャンネ
ル型MOSFET22及び23の閾値電圧以下に抑えることができ
る。
φ2に重なりが生じると、節点Bの電位が下がり始め、
この点Bの電位が電源電圧からPチャンネル型MOSFET43
及び44の閾値電圧(VTP)分だけ下がると、Pチャンネ
ル型MOSFET43及び44がオン状態となり、インバータ回路
41及び42の出力側に容量素子47及び48の容量値が付加さ
れ、ディレイ可変回路のディレイ時間値が増加して、ク
ロック信号φ1とφ2の重なりの幅VOVERをNチャンネ
ル型MOSFET22及び23の閾値電圧以下に抑えることができ
る。
また、第1の実施例と同様に、クロック信号φ1及び
φ2のHIGH幅が必要以上に狭くなることを防ぐこともで
きる。
φ2のHIGH幅が必要以上に狭くなることを防ぐこともで
きる。
[発明の効果] 以上述べたように、本発明によれば、クロックドライ
バ内に2つのクロック信号のクロックの重なりを検出す
るクロック重なり検出回路及びディレイ時間値を変化し
得るディレイ可変回路を設けることにより、互いに位相
の異なる2つのクロック出力信号の重なり幅をある値以
下に抑え、且つ必要以上に2つのクロック出力信号の間
のギャップが広がってHIGH幅が狭くなることを防止する
ことができ、従ってこれらの2つのクロック信号が供給
される回路の誤動作を有効に防止し得るクロックドライ
バを提供することができる。
バ内に2つのクロック信号のクロックの重なりを検出す
るクロック重なり検出回路及びディレイ時間値を変化し
得るディレイ可変回路を設けることにより、互いに位相
の異なる2つのクロック出力信号の重なり幅をある値以
下に抑え、且つ必要以上に2つのクロック出力信号の間
のギャップが広がってHIGH幅が狭くなることを防止する
ことができ、従ってこれらの2つのクロック信号が供給
される回路の誤動作を有効に防止し得るクロックドライ
バを提供することができる。
第1図は本発明の第1の実施例の構成を示す回路図、第
2図は第1図の回路の動作を説明するためのタイミング
チャート図、第3図は本発明の第2の実施例の構成を示
す回路図、第4図は従来のクロックドライバの一例の構
成を示すブロック図、第5図は第4図の回路の動作を説
明するためのタイミングチャート図、第6図はクロック
ドライバの2つの出力信号が供給される回路の一例であ
るダイナミックシフトレジスタを示す回路図、第7図は
第6図の回路の動作を説明するためのタイミングチャー
ト図、第8図は第6図と同様のダイナミックシフトレジ
スタに供給されるクロックドライバの2つの出力信号が
重なった場合の例を示す回路図、第9図は第8図の場合
の動作を説明するためのタイミングチャート図である。 1,2;NAND回路、3〜9,41,42;インバータ回路、10〜15,4
3,44;Pチャンネル型MOSFET、16〜23;Nチャンネル型MOSF
ET、35,36;抵抗、37,43,44;容量
2図は第1図の回路の動作を説明するためのタイミング
チャート図、第3図は本発明の第2の実施例の構成を示
す回路図、第4図は従来のクロックドライバの一例の構
成を示すブロック図、第5図は第4図の回路の動作を説
明するためのタイミングチャート図、第6図はクロック
ドライバの2つの出力信号が供給される回路の一例であ
るダイナミックシフトレジスタを示す回路図、第7図は
第6図の回路の動作を説明するためのタイミングチャー
ト図、第8図は第6図と同様のダイナミックシフトレジ
スタに供給されるクロックドライバの2つの出力信号が
重なった場合の例を示す回路図、第9図は第8図の場合
の動作を説明するためのタイミングチャート図である。 1,2;NAND回路、3〜9,41,42;インバータ回路、10〜15,4
3,44;Pチャンネル型MOSFET、16〜23;Nチャンネル型MOSF
ET、35,36;抵抗、37,43,44;容量
Claims (1)
- 【請求項1】クロック信号が入力され、互いに位相の異
なる第1及び第2のクロック信号を出力するクロックド
ライバにおいて、第1及び第2のバッファ回路と、前記
第1のバッファ回路から出力される第1のクロック信号
が入力され、この第1のクロック信号を遅延した出力を
前記第2のバッファ回路に与えるディレイ時間可変の第
1のディレイ可変回路と、前記第2のバッファ回路から
出力される第2のクロック信号が入力され、この第2の
クロック信号を遅延した出力を前記第1のバッファ回路
に与えるディレイ時間可変の第2のディレイ可変回路
と、前記第1及び第2のクロック信号が夫々直接入力さ
れる第1及び第2のトランジスタを直列接続した回路の
出力信号を積分してディレイ時間制御信号として前記第
1及び第2のディレイ可変回路に入力するクロック重な
り検出回路とを具備することを特徴とするクロックドラ
イバ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02294278A JP3093254B2 (ja) | 1990-10-30 | 1990-10-30 | クロックドライバ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02294278A JP3093254B2 (ja) | 1990-10-30 | 1990-10-30 | クロックドライバ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04167712A JPH04167712A (ja) | 1992-06-15 |
JP3093254B2 true JP3093254B2 (ja) | 2000-10-03 |
Family
ID=17805639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02294278A Expired - Fee Related JP3093254B2 (ja) | 1990-10-30 | 1990-10-30 | クロックドライバ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3093254B2 (ja) |
-
1990
- 1990-10-30 JP JP02294278A patent/JP3093254B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04167712A (ja) | 1992-06-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |