JPH01119983A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01119983A JPH01119983A JP62276264A JP27626487A JPH01119983A JP H01119983 A JPH01119983 A JP H01119983A JP 62276264 A JP62276264 A JP 62276264A JP 27626487 A JP27626487 A JP 27626487A JP H01119983 A JPH01119983 A JP H01119983A
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- capacitor
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 22
- 230000007257 malfunction Effects 0.000 abstract description 10
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 239000000872 buffer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000015654 memory Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
- B29C45/00—Injection moulding, i.e. forcing the required volume of moulding material through a nozzle into a closed mould; Apparatus therefor
- B29C45/17—Component parts, details or accessories; Auxiliary operations
- B29C45/40—Removing or ejecting moulded articles
- B29C45/42—Removing or ejecting moulded articles using means movable from outside the mould between mould parts, e.g. robots
- B29C45/4225—Take-off members or carriers for the moulded articles, e.g. grippers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
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- B29C45/17—Component parts, details or accessories; Auxiliary operations
- B29C45/72—Heating or cooling
- B29C45/7207—Heating or cooling of the moulded articles
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B29—WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
- B29C—SHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
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- B29C45/17—Component parts, details or accessories; Auxiliary operations
- B29C45/72—Heating or cooling
- B29C45/7207—Heating or cooling of the moulded articles
- B29C2045/7214—Preform carriers for cooling preforms
Landscapes
- Engineering & Computer Science (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Manufacturing & Machinery (AREA)
- Mechanical Engineering (AREA)
- Robotics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は半導体集積回路に関し、特に多ビット出力の
メモリのように電源ノイズの発生し易い半導体集積回路
における入力回路部の構成技術に係わる。
メモリのように電源ノイズの発生し易い半導体集積回路
における入力回路部の構成技術に係わる。
（従来の技術）
半導体集積回路の入力信号レベルには、ＴＴＬレベルと
ＣＭＯＳレベルがあり、一般に低電位人力ＶＩＬおよび
高電位人力ＶＩＨは以下の様に定義されている。
ＣＭＯＳレベルがあり、一般に低電位人力ＶＩＬおよび
高電位人力ＶＩＨは以下の様に定義されている。
ここで、ＶＤＤは電源電圧であり、例えばＶＤＤ−５Ｖ
とすると、ＣＭＯＳレベルのｖＩＬは１．５ＶＳＶｒ
Ｈは３，５ｖとなる。ツまり、ＴＴＬレベルでは０．８
ｖ以下の入力電圧の際に論理“０”、２．ＯＶ以上の入
力電圧の際に論理“１”と判定されるのに対し、ＣＭＯ
Ｓレベルでは論理“０”が判定されるのは入力電圧が１
．５Ｖ以下の時であり、また論理“１”が判定されるの
は入力電圧が３．５Ｖ以上の時となる。
とすると、ＣＭＯＳレベルのｖＩＬは１．５ＶＳＶｒ
Ｈは３，５ｖとなる。ツまり、ＴＴＬレベルでは０．８
ｖ以下の入力電圧の際に論理“０”、２．ＯＶ以上の入
力電圧の際に論理“１”と判定されるのに対し、ＣＭＯ
Ｓレベルでは論理“０”が判定されるのは入力電圧が１
．５Ｖ以下の時であり、また論理“１”が判定されるの
は入力電圧が３．５Ｖ以上の時となる。
従って、ＴＴＬレベルはＣＭＯＳレベルよりもノイズマ
ージンが小さい。ＣＭＯＳ構成の半導体集積回路にあっ
ては、内部での信号伝達は全てＣＭＯＳレベルで行われ
るが、外部から供給される人力信号は必ずしもＣＭＯＳ
レベルではなく、むしろＴＴＬレベルの場合が多い。こ
のため、外部からの入力信号を受ける入力回路は、ＴＴ
Ｌレベルによって正常に論理“０“、論理“１″を判定
できるように回路しきい値が低く設定されている。この
ため、半導体集積回路内で電源ノイズが発生した際には
、その入力回路部での誤動作が問題となる。
ージンが小さい。ＣＭＯＳ構成の半導体集積回路にあっ
ては、内部での信号伝達は全てＣＭＯＳレベルで行われ
るが、外部から供給される人力信号は必ずしもＣＭＯＳ
レベルではなく、むしろＴＴＬレベルの場合が多い。こ
のため、外部からの入力信号を受ける入力回路は、ＴＴ
Ｌレベルによって正常に論理“０“、論理“１″を判定
できるように回路しきい値が低く設定されている。この
ため、半導体集積回路内で電源ノイズが発生した際には
、その入力回路部での誤動作が問題となる。
以下、第９図および第１０図を参照して入力回路部の誤
動作について説明する。
動作について説明する。
第９図（Ａ）は外部信号としてチップイネーブル信号が
供給される同期式のメモリである。このメモリは、チッ
プイネーブル信号ＣＥが入ってからｔａｃｃ（アクセス
タイム）経過後にデータＤＯ〜Ｄｉを出力するが、この
時には出力バッファを介して負荷の充放電電流が電源ラ
インＶＤＤおよびＶＳＳを流れる。
供給される同期式のメモリである。このメモリは、チッ
プイネーブル信号ＣＥが入ってからｔａｃｃ（アクセス
タイム）経過後にデータＤＯ〜Ｄｉを出力するが、この
時には出力バッファを介して負荷の充放電電流が電源ラ
インＶＤＤおよびＶＳＳを流れる。
例えば、全ての出力バッファが“Ｌ″レベル出力しよう
とすると、かなり大きな電流が瞬時にＶＳＳラインを流
れることになる。ところが、第９図（Ｂ）に示すように
、ＶｓｓラインＬ１にはＩＣの内外に寄生抵抗、寄生イ
ンダクタンスが存在するため、第１０図にｖＡとして示
すような電源ノイズがＣＥの入力回路（ここではインバ
ータ）１００のＶＳＢ側に発生する。このため、外部か
らＩＣに加えられる人力レベルはＶＩＬを満足している
もの入力回路１００から見た入力信号″レベルＶｌｎは
、上記電源ノイズが重畳して入力回路しきい値を越え、
あたかもＣＥがリセットされたかのように内部に信号を
伝搬する。このため、−旦は正しくデータ出力しかけた
各出力バッファはリセット（通常ハイインピーダンス状
態）され、再び新たにＣＥが入力されたかのように動作
を再開する。ところが、この時には第１０図に示されて
いるように、アドレスＡＯ〜Ａｋが既に更新しているた
め、本来のアドレスのデータを出力できなかったり、あ
るいはＣＥがリセットしている期間が短いために充分内
部を初期設定できずに誤動作したり、あるいはアクセス
タイムが通常の２倍以上を要して規格を満足できない等
の誤動作を招く。
とすると、かなり大きな電流が瞬時にＶＳＳラインを流
れることになる。ところが、第９図（Ｂ）に示すように
、ＶｓｓラインＬ１にはＩＣの内外に寄生抵抗、寄生イ
ンダクタンスが存在するため、第１０図にｖＡとして示
すような電源ノイズがＣＥの入力回路（ここではインバ
ータ）１００のＶＳＢ側に発生する。このため、外部か
らＩＣに加えられる人力レベルはＶＩＬを満足している
もの入力回路１００から見た入力信号″レベルＶｌｎは
、上記電源ノイズが重畳して入力回路しきい値を越え、
あたかもＣＥがリセットされたかのように内部に信号を
伝搬する。このため、−旦は正しくデータ出力しかけた
各出力バッファはリセット（通常ハイインピーダンス状
態）され、再び新たにＣＥが入力されたかのように動作
を再開する。ところが、この時には第１０図に示されて
いるように、アドレスＡＯ〜Ａｋが既に更新しているた
め、本来のアドレスのデータを出力できなかったり、あ
るいはＣＥがリセットしている期間が短いために充分内
部を初期設定できずに誤動作したり、あるいはアクセス
タイムが通常の２倍以上を要して規格を満足できない等
の誤動作を招く。
つまり、回路動作の状態によりＩＣ内部で瞬時発生した
大きな電源電流のため、ＴＴＬ入力つまりノイズマージ
ンの小さい外部入力信号に電源ノイズが重畳して誤動作
する問題があった。
大きな電源電流のため、ＴＴＬ入力つまりノイズマージ
ンの小さい外部入力信号に電源ノイズが重畳して誤動作
する問題があった。
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来では
電源ノイズの影響により入力回路において誤動作が生じ
た点を改善し、電源ノイズが発生しても入力回路が正常
に動作することのできる半導体集積回路を提供すること
を目的とする。
電源ノイズの影響により入力回路において誤動作が生じ
た点を改善し、電源ノイズが発生しても入力回路が正常
に動作することのできる半導体集積回路を提供すること
を目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路にあっては、外部から供
給される入力信号のレベルに応じた信号を出力する入力
回路と、この入力回路の信号入力端と電源線との間に直
列に挿入されたスイッチング素子およびキャパシタと、
前記入力回路の出力信号が供給される内部回路と、回路
動作によって電源ノイズが発生されている期間中は制御
信号を発生して前記スイッチング素子を導通状態に制御
し、他の期間は前記スイッチング素子を非導通状態に制
御する制御回路とを具備することを特徴とする特 （作用） 前記構成の半導体集積回路にあっては、電源ノイズの発
生期間にはスイッチング素子が導通状態になるので、入
力回路の信号入力端と電源線間がキャパシタによって結
合される。したがって、このキャパシタによって入力回
路の信号入力端の電位は電源線の電位変動に応じて変化
され、その入力信号レベルは電源ノイズの影響を受ける
ことなく安定化される。しかも、入力回路の信号入力端
と電源線間がキャパシタにより結合されるのは電源ノイ
ズの発生期間だけであるので、入力信号のレベルの切替
わりがキャパシタによって遅延される等の問題もない。
給される入力信号のレベルに応じた信号を出力する入力
回路と、この入力回路の信号入力端と電源線との間に直
列に挿入されたスイッチング素子およびキャパシタと、
前記入力回路の出力信号が供給される内部回路と、回路
動作によって電源ノイズが発生されている期間中は制御
信号を発生して前記スイッチング素子を導通状態に制御
し、他の期間は前記スイッチング素子を非導通状態に制
御する制御回路とを具備することを特徴とする特 （作用） 前記構成の半導体集積回路にあっては、電源ノイズの発
生期間にはスイッチング素子が導通状態になるので、入
力回路の信号入力端と電源線間がキャパシタによって結
合される。したがって、このキャパシタによって入力回
路の信号入力端の電位は電源線の電位変動に応じて変化
され、その入力信号レベルは電源ノイズの影響を受ける
ことなく安定化される。しかも、入力回路の信号入力端
と電源線間がキャパシタにより結合されるのは電源ノイ
ズの発生期間だけであるので、入力信号のレベルの切替
わりがキャパシタによって遅延される等の問題もない。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明の一実施例に係わる半導体集積回路を示す
もので、第２図にはそのタイミングチャートが示されて
いる。この半導体集積回路では、入力パッド１に供給さ
れる外部入力信号は初段の入力ゲートの酸化膜を保護す
るための保護回路２、抵抗Ｒ１および初段入力回路３を
介して、内部回路４および内部タイミング発生回路５に
伝達されるが、ＶＳＳ電源線にノイズが発生している期
間中は初段入力回路３の入力端とＶｓ ｓ １！ｉ源線
とをキャパシタＣで結合し、これによって初段入力回路
３の入力信号レベルがＶＳＳ電源線の電位変動に応じて
変化するように構成している。
図はこの発明の一実施例に係わる半導体集積回路を示す
もので、第２図にはそのタイミングチャートが示されて
いる。この半導体集積回路では、入力パッド１に供給さ
れる外部入力信号は初段の入力ゲートの酸化膜を保護す
るための保護回路２、抵抗Ｒ１および初段入力回路３を
介して、内部回路４および内部タイミング発生回路５に
伝達されるが、ＶＳＳ電源線にノイズが発生している期
間中は初段入力回路３の入力端とＶｓ ｓ １！ｉ源線
とをキャパシタＣで結合し、これによって初段入力回路
３の入力信号レベルがＶＳＳ電源線の電位変動に応じて
変化するように構成している。
すなわち、初段入力回路３の入力端とＶＳＳ電源線との
間には、ＮチャネルＭＯ３トランジスタＮＭＩのソース
・ドレイン間の電流通路とキャパシタＣが直列に挿入さ
れている。このトランジスタＮＭＬは制御回路６から発
生される制御信号φｌによってスイッチング制御され、
φｌがＨ”レベルの期間はオン、′Ｌルベルの期間はオ
フとなる。また、トランジスタＮＭＩとキャパシタＣと
の接続点にはＮチャネルＭＯＳトランジスタＮＭ２の一
端、が接続され、その他端はｖｓＳ電源線に接続されて
いる。そして、このトランジスタＮＭ２のゲートにはイ
ンバータ１１を介して制御信号φ１が供給される。した
がって、トランジスタＮＭ２は制御信号φ１が“Ｈ”レ
ベルの期間にはオフで、“Ｌ″レベル期間はオンとなる
。 ・内部タイミング発生回路５は、初段入力回路３の
出力信号を受けて種々のタイミングのコントロール信号
を生成するものであるが、内部回路４内の出力バッファ
４０を駆動させる時には“Ｈ”レベルのコントロール信
号φｏｅを制御回路６へ出力する。
間には、ＮチャネルＭＯ３トランジスタＮＭＩのソース
・ドレイン間の電流通路とキャパシタＣが直列に挿入さ
れている。このトランジスタＮＭＬは制御回路６から発
生される制御信号φｌによってスイッチング制御され、
φｌがＨ”レベルの期間はオン、′Ｌルベルの期間はオ
フとなる。また、トランジスタＮＭＩとキャパシタＣと
の接続点にはＮチャネルＭＯＳトランジスタＮＭ２の一
端、が接続され、その他端はｖｓＳ電源線に接続されて
いる。そして、このトランジスタＮＭ２のゲートにはイ
ンバータ１１を介して制御信号φ１が供給される。した
がって、トランジスタＮＭ２は制御信号φ１が“Ｈ”レ
ベルの期間にはオフで、“Ｌ″レベル期間はオンとなる
。 ・内部タイミング発生回路５は、初段入力回路３の
出力信号を受けて種々のタイミングのコントロール信号
を生成するものであるが、内部回路４内の出力バッファ
４０を駆動させる時には“Ｈ”レベルのコントロール信
号φｏｅを制御回路６へ出力する。
この制御回路Ｂは、コントロール信号φＯｅを受けて制
御信号φ１およびφ２を発生する。この場合、制御信号
φｌおよびφ２は第２図に示されているように信号φｏ
ｅの立上りからでｌだけ遅れて“Ｈ”となり、またその
後φｌは信号φｏｅの立上りからτ２だけ経過した時点
で”Ｌ″になる。つまり、φｌはτ２−τ１の期間だけ
“Ｈルーベルとなるので、出力バッファ４０の駆動によ
る電源ノイズの発生期間中はその信号φｌが“Ｈ″レベ
ルなるようにτｌ、τ２の時間が設定されている。
御信号φ１およびφ２を発生する。この場合、制御信号
φｌおよびφ２は第２図に示されているように信号φｏ
ｅの立上りからでｌだけ遅れて“Ｈ”となり、またその
後φｌは信号φｏｅの立上りからτ２だけ経過した時点
で”Ｌ″になる。つまり、φｌはτ２−τ１の期間だけ
“Ｈルーベルとなるので、出力バッファ４０の駆動によ
る電源ノイズの発生期間中はその信号φｌが“Ｈ″レベ
ルなるようにτｌ、τ２の時間が設定されている。
例えば、出力バッファ４０の出力が“Ｌ″レベル切替わ
る際には、第２図に示すようにＶｓ ｓ 電源線に大き
なＩｓｓ電流が瞬時流れ、ＶＳＳ電源線には図示のよう
なノイズが発生する。しかしながら、この時には制御信
号φｌが“Ｈ°レベルになっているため、トランジスタ
ＮＭＩがオン、ＮＭ２がオフしており初段入力回路３の
入力端とＶＳＳ電源線とはキャパシタＣによって結合さ
れてい゛る。このため、初段入力回路３の入力端の電位
Ｖａは、■５．の電位変動に応じて図示のように変化す
る。したがって、初段入力回路３の入力電圧、つまり入
力電位とｖｓｓ電位との差は、このようにＶＳＳ電源線
にノイズが発生しても変動されず、出力パッドからは正
常な出力信号ＯＵＴが出力される。
る際には、第２図に示すようにＶｓ ｓ 電源線に大き
なＩｓｓ電流が瞬時流れ、ＶＳＳ電源線には図示のよう
なノイズが発生する。しかしながら、この時には制御信
号φｌが“Ｈ°レベルになっているため、トランジスタ
ＮＭＩがオン、ＮＭ２がオフしており初段入力回路３の
入力端とＶＳＳ電源線とはキャパシタＣによって結合さ
れてい゛る。このため、初段入力回路３の入力端の電位
Ｖａは、■５．の電位変動に応じて図示のように変化す
る。したがって、初段入力回路３の入力電圧、つまり入
力電位とｖｓｓ電位との差は、このようにＶＳＳ電源線
にノイズが発生しても変動されず、出力パッドからは正
常な出力信号ＯＵＴが出力される。
このように本発明の半導体集積回路にあっては、抵抗Ｒ
とキャパシタＣとにより成る一種のローパスフィルタを
その電源ノイズ発生期間に初段入力回路３の前段に挿入
し、これによってその入力電圧が変動しないようにして
いる。この場合、そのローパスフィルタのカットオフ周
波数は大きな値に設定しておくことが望ましいが、入力
保護回路２の抵抗値が充分に大きいならば、抵抗Ｒは０
［Ω］でもよい。また、トランジスタＮＭ２は、キャパ
シタＣの両端の電位を同等に設定しておくためのもので
ある。
とキャパシタＣとにより成る一種のローパスフィルタを
その電源ノイズ発生期間に初段入力回路３の前段に挿入
し、これによってその入力電圧が変動しないようにして
いる。この場合、そのローパスフィルタのカットオフ周
波数は大きな値に設定しておくことが望ましいが、入力
保護回路２の抵抗値が充分に大きいならば、抵抗Ｒは０
［Ω］でもよい。また、トランジスタＮＭ２は、キャパ
シタＣの両端の電位を同等に設定しておくためのもので
ある。
このような構成にすることにより、電源ノイズ対策とし
て従来行われていたバッファトランジスタのディメンジ
ョの縮小が不用となり、高速動作が可能でしかも電源ノ
イズに対する信頼性が高い半導体集積回路が得られる。
て従来行われていたバッファトランジスタのディメンジ
ョの縮小が不用となり、高速動作が可能でしかも電源ノ
イズに対する信頼性が高い半導体集積回路が得られる。
第３図には制御回路６の回路構成を具体化した半導体集
積回路が示されている。第４図はそのタイミングチャー
トである。制御回路６は、遅延回路Ｄｉ、Ｄ２およびＡ
ＮＤゲートａｎｌより構成され、その遅延回路Ｄ２の遅
延時間はＤｌよりも大きく設定されている。内部タイミ
ング発生回路５からのコントロール信号φｏｅは、遅延
回路Ｄ１によって時間τｌだけ遅延され、出力バッファ
４０の駆動信号φ２となる。また、遅延回路Ｄ２からは
、コントロール信号φＯｅを時間τ２だけ遅延した反転
信号φ０が出力され、これはＡＮＤゲートａｎｔの一方
の入力に供給される。このＡＮＤゲートａｎｌの他方の
入力には、コントロール信号φｏｅが直接供給されてい
る。したがって、ＡＮＤゲートａｎｌの出力信号φ１は
、φＯｅの立上りと同時に“Ｈ“レベルに立上り、その
後、時間τ２だけ経過した時点で“Ｌ”レベルに立下が
る。
積回路が示されている。第４図はそのタイミングチャー
トである。制御回路６は、遅延回路Ｄｉ、Ｄ２およびＡ
ＮＤゲートａｎｌより構成され、その遅延回路Ｄ２の遅
延時間はＤｌよりも大きく設定されている。内部タイミ
ング発生回路５からのコントロール信号φｏｅは、遅延
回路Ｄ１によって時間τｌだけ遅延され、出力バッファ
４０の駆動信号φ２となる。また、遅延回路Ｄ２からは
、コントロール信号φＯｅを時間τ２だけ遅延した反転
信号φ０が出力され、これはＡＮＤゲートａｎｔの一方
の入力に供給される。このＡＮＤゲートａｎｌの他方の
入力には、コントロール信号φｏｅが直接供給されてい
る。したがって、ＡＮＤゲートａｎｌの出力信号φ１は
、φＯｅの立上りと同時に“Ｈ“レベルに立上り、その
後、時間τ２だけ経過した時点で“Ｌ”レベルに立下が
る。
制御回路６をこのような構成にすると、出力バッファ４
０が駆動されるタイミングの前後に充分なマージンを持
って信号φｌを“１ルベルに設定できるため、安定した
電源ノイズ対策が可能となる。
０が駆動されるタイミングの前後に充分なマージンを持
って信号φｌを“１ルベルに設定できるため、安定した
電源ノイズ対策が可能となる。
第５図は制御回路６の他の構成例を示すもので、ここで
は出力バッファ４０の出力が切替わる場合だけでなく、
例えばワード線等の大きな出力負荷を充放電する際にも
電源ノイズが発生することを考慮して、２回以上のタイ
ミングで信号φ１を発生させるようにしている。また、
そのタイミングチャートを第６図に示す。
は出力バッファ４０の出力が切替わる場合だけでなく、
例えばワード線等の大きな出力負荷を充放電する際にも
電源ノイズが発生することを考慮して、２回以上のタイ
ミングで信号φ１を発生させるようにしている。また、
そのタイミングチャートを第６図に示す。
すなわち、この制御回路６では、内部タイミング発生回
路５から順次遅延されて発生されるコントロール信号の
うちφｏｅｌ 、φｏｅｎを受け、それらを遅延回路Ｄ
ｌｌ、Ｄｉｎによってそれぞれ一定時間遅延させた信号
φ２１．φ２ｎによってバッファ４０゜４０′ をそれ
ぞれ活性化状態にする。つまり、信号φ２１．φ２ｎの
立上りに同期してバッファ４０．４０’がそれぞれ活性
化状態となり、その時に電源ノイズが発生する。よって
、電源ノイズが発生するそれぞれのタイミングの前後に
マージンを持っである一定時間だ↓す“Ｈ”レベルとな
るような信号φ１１．φＩｎを第３図と同様にして生成
し、これらの信号を入力とするＯＲゲート０「ｌの出力
を信号φ１とすることにより、電源ノイズの発生毎にそ
の信号φ１を発生させることができる。
路５から順次遅延されて発生されるコントロール信号の
うちφｏｅｌ 、φｏｅｎを受け、それらを遅延回路Ｄ
ｌｌ、Ｄｉｎによってそれぞれ一定時間遅延させた信号
φ２１．φ２ｎによってバッファ４０゜４０′ をそれ
ぞれ活性化状態にする。つまり、信号φ２１．φ２ｎの
立上りに同期してバッファ４０．４０’がそれぞれ活性
化状態となり、その時に電源ノイズが発生する。よって
、電源ノイズが発生するそれぞれのタイミングの前後に
マージンを持っである一定時間だ↓す“Ｈ”レベルとな
るような信号φ１１．φＩｎを第３図と同様にして生成
し、これらの信号を入力とするＯＲゲート０「ｌの出力
を信号φ１とすることにより、電源ノイズの発生毎にそ
の信号φ１を発生させることができる。
第７図は第３図に示した半導体集積回路をＶＳＳ電源線
のノイズ対策からＶＤＤ電源線のノイズ対策に変えたも
ので、初段入力回路３の入力端とＶＯＯ電源線との間に
は、ＰチャネルＭＯＳトランジスタＰＭＩとキャパシタ
Ｃが直列に挿入されている。このトランジスタＰＭＩは
制御回路６から発生される反転制御信号φｌによってス
イッチング制御され、φ１が“Ｌ”レベルの期間はオン
、“Ｈ”レベルの期間はオフとなる。また、トランジス
タＰＭＩとキャパシタＣとの接続点にはＰチャネルＭＯ
ＳトランジスタＰＭ２の一端が接続され、その他端はＶ
ＤＤ電源線に接続されている。そして、このトランジス
タＰＭ２のゲートにはインバータ１１を介して反転制御
信号φ１が供給される。したがって、トランジスタＰＭ
２は制御信号φ１が“Ｈ２レベルの期間にはオフで、“
Ｌ”レベルの期間はオンとなる。
のノイズ対策からＶＤＤ電源線のノイズ対策に変えたも
ので、初段入力回路３の入力端とＶＯＯ電源線との間に
は、ＰチャネルＭＯＳトランジスタＰＭＩとキャパシタ
Ｃが直列に挿入されている。このトランジスタＰＭＩは
制御回路６から発生される反転制御信号φｌによってス
イッチング制御され、φ１が“Ｌ”レベルの期間はオン
、“Ｈ”レベルの期間はオフとなる。また、トランジス
タＰＭＩとキャパシタＣとの接続点にはＰチャネルＭＯ
ＳトランジスタＰＭ２の一端が接続され、その他端はＶ
ＤＤ電源線に接続されている。そして、このトランジス
タＰＭ２のゲートにはインバータ１１を介して反転制御
信号φ１が供給される。したがって、トランジスタＰＭ
２は制御信号φ１が“Ｈ２レベルの期間にはオフで、“
Ｌ”レベルの期間はオンとなる。
また。制御回路６では第３図のＡＮＤゲートの代わりに
設けられたＮＡＮＤゲートｎａｌによって、バッファ４
０が駆動されて電源ノイズが発生する期間中は“Ｌ＃レ
ベルとなる反転制御信号φ１が発生される。このような
構成にすれば、ｖＤＤ電源線にノイズが発生してもその
電位変動に応じて初段入力回路３の人力電位が変化する
ので、ＶＤＤ電源線のノイズによる誤動作を防ぐことが
できる。
設けられたＮＡＮＤゲートｎａｌによって、バッファ４
０が駆動されて電源ノイズが発生する期間中は“Ｌ＃レ
ベルとなる反転制御信号φ１が発生される。このような
構成にすれば、ｖＤＤ電源線にノイズが発生してもその
電位変動に応じて初段入力回路３の人力電位が変化する
ので、ＶＤＤ電源線のノイズによる誤動作を防ぐことが
できる。
第８図は第７図と同様にｖＤＤ電源線のノイズ対策を目
的としており、しかも制御回路６は第５図のＯＲゲート
ｏ「１の代わりにＮＯＲゲートｎｏｒｌを使用し、これ
によって、２個以上のタイミングで″Ｌ″レベルの反転
制御信号φ■を発生す色構成である。
的としており、しかも制御回路６は第５図のＯＲゲート
ｏ「１の代わりにＮＯＲゲートｎｏｒｌを使用し、これ
によって、２個以上のタイミングで″Ｌ″レベルの反転
制御信号φ■を発生す色構成である。
［発明の効果］
以上のようにこの発明によれば、回路動作によって電源
ノイズが発生しても入力回路が誤動作することがなくな
り、信頼性の高い半導体集積回路が得られる。
ノイズが発生しても入力回路が誤動作することがなくな
り、信頼性の高い半導体集積回路が得られる。
第１図はこの発明の第１の実施例に係る半導体集積回路
を示す回路図、第２図は第１図の半導体集積回路の動作
を説明するタイミングチャート、第３図はこの発明の第
２の実施例を示す回路図、第４図は第３図の回路の動作
を説明するタイミングチャート、第５図はこの発明の第
３の実施例を示す回路図、第６図は第５図の回路の動作
を説明するタイミングチャート、第７図はこの発明の第
４の実施例を示す回路図、第８図はこの発明の第５の実
施例を示す回路図、第９図および第１０図は従来の半導
体集積回路を示す回路図およびタイミングチャート、で
ある。 ■・・・入力パッド、２・・・入力保護回路、３・・・
初段入力回路、４・・・内部回路、５・・・内部タイミ
ング発生回路、６・・・制御回路、４０・・・出力バッ
ファ、ＮＭＩ 、ＮＭ２・・・ＮチャネルＭＯＳトラン
ジスタ、Ｃ・・・キャパシタ、Ｒ・・・抵抗。 出願人代理人 弁理士 鈴江武彦 ｌＮ ０ＵＴＩ −−−−−−−− ＯＵＴｎ −−−−一−−−−−−−−−−中１ ｓｓ 第６図 第７図
を示す回路図、第２図は第１図の半導体集積回路の動作
を説明するタイミングチャート、第３図はこの発明の第
２の実施例を示す回路図、第４図は第３図の回路の動作
を説明するタイミングチャート、第５図はこの発明の第
３の実施例を示す回路図、第６図は第５図の回路の動作
を説明するタイミングチャート、第７図はこの発明の第
４の実施例を示す回路図、第８図はこの発明の第５の実
施例を示す回路図、第９図および第１０図は従来の半導
体集積回路を示す回路図およびタイミングチャート、で
ある。 ■・・・入力パッド、２・・・入力保護回路、３・・・
初段入力回路、４・・・内部回路、５・・・内部タイミ
ング発生回路、６・・・制御回路、４０・・・出力バッ
ファ、ＮＭＩ 、ＮＭ２・・・ＮチャネルＭＯＳトラン
ジスタ、Ｃ・・・キャパシタ、Ｒ・・・抵抗。 出願人代理人 弁理士 鈴江武彦 ｌＮ ０ＵＴＩ −−−−−−−− ＯＵＴｎ −−−−一−−−−−−−−−−中１ ｓｓ 第６図 第７図
Claims (3)
- （１）外部から供給される入力信号のレベルに応じた信
号を出力する入力回路と、この入力回路の信号入力端と
電源線との間に直列に挿入されたスイッチング素子およ
びキャパシタと、前記入力回路の出力信号が供給される
内部回路と、回路動作によって電源ノイズが発生されて
いる期間中は制御信号を発生して前記スイッチング素子
を導通状態に制御し、他の期間は前記スイッチング素子
を非導通状態に制御する制御回路とを具備することを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 - （２）前記スイッチング素子はＮチャネルＭＯＳトラン
ジスタであり、前記入力回路の、信号入力端と接地電位
供給線との間にはそのＭＯＳトランジスタとキャパシタ
が直列に挿入されていることを特徴とする特許請求の範
囲第１項記載の半導体集積回路。 - （３）前記スイッチング素子はＰチャネルＭＯＳトラン
ジスタであり、前記入力回路の信号入力端と電源電位供
給線との間にはそのＭＯＳトランジスタとキャパシタが
直列に挿入されていることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276264A JPH01119983A (ja) | 1987-10-31 | 1987-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276264A JPH01119983A (ja) | 1987-10-31 | 1987-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119983A true JPH01119983A (ja) | 1989-05-12 |
| JPH0563879B2 JPH0563879B2 (ja) | 1993-09-13 |
Family
ID=17567013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276264A Granted JPH01119983A (ja) | 1987-10-31 | 1987-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119983A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008534884A (ja) * | 2005-03-29 | 2008-08-28 | ノーグレン・インコーポレーテッド | 拡張可能な気体又は液体分配システム |
| JP2017073186A (ja) * | 2015-10-08 | 2017-04-13 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性記憶装置 |
-
1987
- 1987-10-31 JP JP62276264A patent/JPH01119983A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008534884A (ja) * | 2005-03-29 | 2008-08-28 | ノーグレン・インコーポレーテッド | 拡張可能な気体又は液体分配システム |
| JP4740997B2 (ja) * | 2005-03-29 | 2011-08-03 | ノーグレン・インコーポレーテッド | 拡張可能な気体又は液体分配システム |
| JP2017073186A (ja) * | 2015-10-08 | 2017-04-13 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563879B2 (ja) | 1993-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |